hdl

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HDL의 입력에 false를 전달합니다.

Nand2Tetris (Elements of Computing Systems) 책에서 HDL을 사용하고 있으며, 예제 게이트 구현을 온라인에서 보는 동안 정기적으로 다음 사항을 확인합니다. 위의 예 false에서 CHIP ExampleZeroer { IN a[16], sel; OUT out[16]; PARTS: Mux1

hdl nand2tetris 2016-07-17

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XXX 출력 포트에

비동기 FIFO 버퍼를 작성했지만 실행하면 출력 포트에 XXX가 표시됩니다. 나는 리셋 신호가 작동하도록해야한다고 말한 SO에 관한 우려되는 질문을 언급했다. 그러나 리셋 신호가 작동하더라도 여전히 동일한 문제에 직면하고있다. 도움이 될 것입니다. 감사 여기서 module fifo #(parameter width =8, addr

verilog hdl xilinx-ise 2015-01-23

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Verilog로 두 개의 4 비트 정수를 추가하는 코드가 작동하지 않습니다. 뭐가 잘못 되었 니?

두 개의 4 비트 숫자를 추가하는 코드가 있습니다. 불행하게도 module part2(SW, LEDG, LEDR); input [17:0] SW; output [17:0] LEDR; output [4:0] LEDG; //Red lights for each one assign LEDR[17:0] = SW[17:

verilog xilinx hdl altera quartus 2015-01-25

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VerilogHDL - 배열이 아닌 표현식으로 Array를 연결하는 중 오류가 발생했습니다.

Carry-Save Multiplier 인 제 코드로 고생하고 있습니다. module csm (A,B,So,Co); parameter n = 8, m = 16; input [7 : 0] A,B; output [m-1 : 0] So; output Co; // carry out wire [7:0] CARRY [7:0]; reg [8:0] SUM

arrays verilog hdl 2015-01-25

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신인 테스트 bencher, 오류의 머리 또는 꼬리를 만들 수 없습니다. (Using Icarus Verilog)

나는이 코드를 사용하려고 애썼다. 대부분의 경우 모듈 자체가 괜찮다고 확신합니다. 모든 오류를 던지고있는 테스트 벤치. /* Primitive code to control a stepper motor using FPGA It will run as a seconds hand 9 June 2016 dwiref024 */ module clock_di

verilog hdl servo 2016-06-09

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Verilog 자동 판매기 FSM

저는 5,10,25 센트를 입력으로 받아서 소다 또는 다이어트를 출력하고 적절한 변경 사항을 출력하는 자동 판매기의 경우 Verilog로 유한 상태 시스템을 구축하려고합니다.). 현재 오류 : HDLCompiler : 806 - "D :/Xilinx Stuff/FSM/FSM.v"오류 메시지가 나타납니다. 줄 128 : "endmodule"근처에 구문 오류가

verilog fpga hdl 2015-02-04

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Verilog 이벤트 제어 문

현재이 코드는 (아래) FPGA에서 단추에 대한 debouncer에 대한 "여러 개의 이벤트 제어 문을 하나의 항상/초기 프로세스 블록이이 지원되지 않습니다. 케이스." 때마다 내가 desgin 합성하려고합니다. 문제를 일으키는 라인은 @(posedge clk)이지만이 논리를 정확히 대체하는 방법이 궁금합니다. 필자가 필수적으로 요구하는 것은 첫 번째 항상

verilog fpga hdl 2015-02-05

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GAL을 사용하여 nCB 카운터를 만드는 방법 WinCUPL에서 프로그래밍

아니요, 가능한 가장 짧은 솔루션이 필요합니다. 매크로 폴딩이 필요합니다. 여기

hardware hdl 2015-02-07

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Verilog에서 스택을 구현하려고합니다. 코드에 어떤 문제가 있습니까?

Verilog에 익숙하지 않으므로 초보자 실수는 용서하십시오. Verilog에서 3 바이트 스택을 구현하려고합니다. 스택의 내용을 저장하기 위해 R_W를 사용하여 쓰기 (푸시/팝) 및 2D 배열 읽기. `timescale 1ns/1ps module one(R_W,PUSH,POP); input PUSH; input R_W; output POP;

verilog fpga xilinx hdl 2016-06-20

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ISE Xilinx14.7에서 최상위 모듈 구현하기 Verilog

ise xilinx 14.7, webpack 버전을 사용하여 Verilog에서 카운터를 만들려고합니다. 사실, R. Haskell과 D. Hanna의 "디지털 설계를 사용한 디지털 설계"책을 이해하고 수정하기 위해 실제로 복사했습니다. syntaxis가 모두 좋지만 최상위 모듈을 Synthetize하려고하면 예기치 않은 토큰 및이 그림과 같은 모듈 중 하나

verilog fpga xilinx hdl 2016-06-27

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