hdl

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'&'및 '%'는 연산자에서 - Chisel3의 &, - %, + &, + %를 의미합니까?

나는 official web page에 주어진 GCD 예제로 Chisel3을 배우려고합니다. 이 예제에서는 - %라는 연산자를 사용합니다. 그 의미는 무엇입니까? Wiki 에 설명되어 있지 않습니다. 그리고 Cheatsheet은 "빼기"를 정상적인 빼기 기호 '-'로 말합니다. 그럼 간단한 빼기 '-'와 퍼센트 빼기 '- %'의 차이점은 무엇입니까? [편집

scala hdl chisel 2016-11-08

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`define 매크로의 범위

이 질문은 시스템 Verilog 매크로에 관한 것입니다. 맨 위로 모듈, 하위 모듈 및 하위 하위 모듈이 있습니다. 하위 모듈에서 인스턴스화 된 하위 하위 모듈은 상위 모듈에서 인스턴스화됩니다. 당신이 당신의 컴파일 명령에 +define+...을 사용하지 않는 나는 서브 모듈의 매크로 `define abc을 정의하면, 코드가 `ifndef abc 내에서 작

verilog system-verilog hdl system-verilog-assertions 2016-11-08

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시스템 Verilog 특정 인스턴스에서 'ifndef 블록을 사용 중지합니다.

시스템 Verilog 디자인에서 맨 위 모듈, 하위 모듈 및 하위 하위 모듈이 있습니다. 상단 module.Top 모듈 인스턴스 서브 모듈 인스턴스화 서브 서브 모듈은 또한 서브 서브 모듈 정의 아래에 표시되는 서브 - 서브 module.The 계층 트리의 인스턴스를 갖는 일부 코드를 가지고 에 작성하는 '나는 컴파일시에만 서브 서브 모듈 INSTANCE1

system-verilog hdl compiler-directives 2016-11-10

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Verilog, 왜이 불법적 인 참조에 대한 그물

나는 Verilog에 새로 왔지만 왜 신호에 대한 net (subcounter_of_counter)에 대한 불법 참조가되지 않습니다. 나는 wire [n-1:0] subcounter_of_counter; reg [n-1:0] mask,free; always @(*) begin //command or id or mask or free or subcoun

verilog hdl digital digital-logic 2016-11-12

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Verilog에서 명령문 실행을 차단하지 않음

Verilog를 처음 사용하는 사람은 누구나 설명해 주실 수 있습니까? 제가 알 수있는 바로는, 오른쪽이 먼저 실행됩니다. 따라서, A, D, G, K에 대한 값이 먼저 계산됩니다. K의 값을 계산하는 동안 G의 값에 따라 첫 번째 또는 두 번째 표현식이 실행됩니다. 아무도이 작업을 설명하시기 바랍니다 수 있습니다. 이 전체 코드가 항상 블록 안에 있고 양

verilog hdl rtl 2016-11-13

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Verilog와 상수의 배열을 선언

먼저 내 무지로 사과하고 싶다.이 질문은 너에게 어리석은 짓이다.하지만 나는 Hw dev의 도메인에서 초보자이다. 나는 소프트웨어를 돌리려고한다. 우리가 특정 값을 계산하는 정수의 배열을 사용하는 C 코드에서 하드웨어 가속기 ... 에 기능이 거 T1에게 $ t1 = h + EP1(e) + CH(e,f,g) + k[i] + m[i]; 을 계산하는 데 사

verilog hdl 2016-11-17

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Verilog에서 조건부 연산을 사용할 때 오류가 발생합니다.

사소한 질문이지만 내 머리를 많이 쌓은 후에 여기에 게시하는 것이 좋습니다. 아래와 같이 코드 내에서 나는 조건 연산자를 사용하여 광고를 작성한 : assign {RS2, RS1} = (!DisM || !DisX)? (RdEn==2'b00? (!DisI? {rs2, rs1} : 64'bz) : (RdEn==2'b01? (!switch? {rs2, Rn} :

verilog system-verilog hdl 2016-11-30

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SystemVerilog : 할당 패턴 요소 <name> : 요소 너비가 일치하지 않음 (오류 : vlog-7034)

다차원 배열을 사용하여 다른 모듈의 카운터로 인덱싱 할 수있는 하드 코드 된 상수 배열을 보내려고합니다 (실패했습니다). . 현재 나의 전략은 컴파일하고 배포하는 매개 변수 배열을 사용하는 것이지만 각 배열 요소의 첫 번째 비트 만 하드웨어에서 한 번만 고려됩니다. 이것은 RTL보기에 반영, 그래서 ModelSim을 갔다와이 오류를받은 : Error: (v

arrays fpga system-verilog hdl 2016-11-30

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systemverilog에서 입력 신호를 매개 변수로 변경하는 방법은 무엇입니까?

입력 논리 시퀀스가 ​​있고이를 프로그램의 다른 위치에 추가하기 위해 매개 변수로 변환하고 싶습니다. 예를 들어 , module myModule(input logic[7:0] SW, output logic[7:0] LEDR); parameter shift = SW; assign LEDR = SW[shift + 1: shift]; en

verilog fpga system-verilog hdl 2016-12-02

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코드를 변경하는 방법. Verilog 테스트 벤치 코드

가산기에 대한 디자인을하지만 결과가 잘못되었습니다. module FMUL(CLK, St, F1, E1, F2, E2, F, V, done); input CLK; input St; input [3:0] F1; input [3:0] E1; input [3:0] F2; input [3:0] E2;

verilog hdl 2016-12-05

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