verilog

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    의 Verilog : 비트 슬라이스 벡터 두 번

    한다고 가정 우리는 128 비트 등록이 있습니다 reg [127:0] line; 그리고 우리는 먼저 그것의 32 비트 단어를 선택하고,이 단어에서 모든 사용하여 슬라이스를 바이트를 선택 word = line[(127-32*byte_addr[3:2])-:32]; byte = word[7:0]; 잘 작동합니다. 그러나 두 사업자를 합치 지 않으면 동일
    verilog system-verilog 2017-12-14

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    양방향 전송 지연을 모델링하는 방법

    예 : IOs A와 B가 연결되어있을 때 이들 사이에 10ns io-io 지연이 있습니다. IO는 500MHz (2ns주기)에서 실행됩니다. 기본적으로 Verilog는 필터 역할을하는 관성 지연을 사용합니다. 따라서 상호 연결선을 wire #(10ns) io;으로 정의하면 데이터를 걸러 내기 때문에 작동하지 않습니다. wire #(10ns) io; as
    verilog system-verilog 2017-12-14

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    FPGA의 네 구석에 디자인을 구현하는 xillinx 배치 제약

    FPGA의 네 구석에 내 HDL 디자인을 구현하고 싶습니다. 어떻게해야합니까? ISE에서 HDL 코드를 합성 한 후에 FPGA에서 내 디자인을 어떻게 배치 할 수 있습니까? FPGA 편집기를 사용할 수 있습니까? 아니면 미리 계획할까요? 이 도구들을 어떻게 구성 할 수 있습니까? 도와주세요.
    constraints vhdl verilog fpga placement 2017-12-16

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    Verilog 레지스터 할당이 시뮬레이션에서 XXXXXXX로 표시됩니다.

    input [6:0] load, input up, input down, output reg [6:0] currentvalue ); reg [6:0] state, nextup, nextdown; initial begin state = load; end 안녕 얘들 아! 나는 7 비트 입력 (로드)을 받고 입
    verilog variable-assignment 2017-12-16

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    초기 문구에 대해 assum()가 작동하지 않음

    https://i.imgur.com/NCUjYmr.png의 경우 신호 "재설정"이 초기에 '1'로 가정되지 않는 이유는 무엇입니까? 누구나 왜 가정이 작동하지 않는지 알 수 있습니까?
    verilog yosys 2017-12-18

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    서버에 설치된 vivado를 통해 로컬에있는 FPGA 프로그래밍

    서버에 vivado가 설치되어 있습니다. 하지만 vivado (서버에서)를 사용하여 내 PC에 로컬로 배치 된 FPGA의 비트 파일을 프로그래밍하고 싶습니다. 나는 그것을하는 방법을 모른다. 감사합니다
    verilog fpga 2017-12-18

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    차이 {A, B} == 2'b10과 & ~

    을의 Verilog에 난 그냥 Verilog를 배우고 시작하고 그래서 나는이 쓴 1010 순서 찾는 가루 투성이 기계 만들려고 b를 : 을 module Find1010(input clk, input in, output reg out); reg [1:0]st = 0; wire a = {st[0], in} == 2'b10; wire
    verilog 2017-12-20

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    이유를 Verilog에 사용되는 기능 모듈

    1 부이 : 난 항상 코드 중복을 피하기 위해의 Verilog의 기능을 사용할 들었다 에게. 하지만 모듈로 할 수는 없습니까? 내 이해가 정확하다면, 모든 기능은 Verilog에서 모듈로 다시 쓰여질 수 있습니다. 단 모듈은 항상 블록 내부에서 인스턴스화 할 수 없습니다. 이 경우를 제외하고는 항상 모듈을 고수 할 수 있습니다. 나 맞아? 2 부 : 내가
    verilog hdl hardware-programming 2017-12-23

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    Chisel3에서 verilog 합성 지시문을 추가하는 방법은 무엇입니까? 예를 들어

    , 내가해야 할 레지스터 배열은 다음의 Verilog에, 블록 RAM과 합성되어 있는지 : reg [3:0] my_ram [255:0] /* synthesis syn_ramstyle=block_ram */; 어떻게 시추에서 비슷한 코드를 할 수 있습니까? 대단히 감사합니다.
    verilog chisel 2017-12-27

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    Mimas V2 Spartan 6 FPGA 플래시 메모리 문제

    최근에 DDR SDRAM이 장착 된 FPGA Mimas V2 Spartan 6 FPGA 개발 보드를 구입했습니다. xilinx ise 14.7, Verilog 코드, xilinx에서 생성 한 이진 파일을 도구 conmimasv2_configuration_tool_windows.exe와 함께 FPGA에서로드 할 때 fpga가 응답을 멈추었습니다. 플래시 메모
    verilog fpga xilinx-ise 2017-12-27
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