verilog

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    Verilog 카운터 : 항상 차단 외부에 랩 사용

    나는이 코드를 가지고 있습니다 : couter. 입력 : clk, rst_n, 활성화,로드. output : out, wrap 내 목표는 wrap 용 assign 문과 함께 사용하는 것입니다. 어떻게해야합니까? module counter # (parameter N = 4) ( input clk, rst_n, enable, load, input wire
    verilog system-verilog 2017-11-29

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    절차 블럭 내에서 비 ​​블로킹 할당이 사용되는 경우, 이는 동시 흐름으로 간주됩니까?

    절차 블럭 내에서 비 ​​블로킹 할당이 사용되는 경우 동시 블로킹으로 간주됩니까? 시나리오는 무엇입니까? 나는 거의 혼란스럽지 않다. 누구든지 도와 줄 수 있습니까?
    verilog 2017-11-30

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    주문 행동

    내 상태 머신에서 다음과 같은 데이터 전환을 변경 : wire VALID_PKT = (FIFO_DATAIN[7] == 1) & (FIFO_DATAIN[6] == 0)& (FIFO_DATAIN[5] == 1) & (FIFO_DATAIN[1] == 1) & (FIFO_DATAIN[0] == 1); wire SET_RESET = FIFO_DATAIN[3];
    verilog variable-assignment iverilog 2017-11-30

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    부정 에지 펄스를 만드는 방법 부정 에지 펄스로 펄스를 기록 하시겠습니까?

    필자는 데이터를 쓸 준비가되었을 때 클럭의 포지티브 에지에서 하이로 천이하는 데이터 소스 신호를 가지고있다. 나는 또한 램 메모리 (같은 클럭에서 동작 함)를 가지고 있지만 클럭의 네거티브 에지에서 천이하기위한 쓰기 요청 신호를 기대한다. 메모리의 wr_req를 데이터 소스에서 직접 구동하려고하면 시계와 wr_req가 동시에 전환되고 메모리에 데이터가 이되
    verilog 2017-11-30

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    gtkwave에서 두 마커 사이의 시간을 어떻게 측정합니까?

    iverilog를 사용하여 내 Verilog 디자인을 시뮬레이트하고 출력을 fst 파일로 덤프합니다. 그런 다음 gtkwave를 사용하여 파형을 봅니다. gtkwave를 사용하면 많은 표식을 추가 할 수 있습니다. 그러면 두 마커 사이의 델타를 어떻게 측정합니까? 나는 gtkwave 설명서를 읽어, 그것은 당신이의 오른쪽 위 모서리에있는 델타 시간 및 주파
    verilog iverilog gtkwave 2017-12-01

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    Verilog의 단방향 스위치

    일단 값으로 전환하면 값이 0으로 전환되지 않습니다. FPGA 보드에 행맨 게임을 만들려고합니다. 그렇게하기 위해 나는 일정한 문자 인 onesLetter을 표시했습니다. 사용자는 문자를 추측해야합니다. onesLetter을 올바르게 추측 한 후에는이를 표시하고 다른 추측 중에도 계속 표시하려면 (기본 디스플레이로 돌아 가지 않음). 내가 구현하는 데 필요
    verilog 2017-12-02

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    순차 블록에서 비트 시프트가 실패합니다. 왜?

    며칠 동안 Verilog 코드를 디버깅하고 있는데, 특히 FX2LP (Cypress CY7C68016A) USB 컨트롤러에서 바이트를 보내고받는 것이 중요합니다. 많은 세부 사항을 고려하지 않고도 데이터가 전송되어 각주기마다 바이트 단위로 전송됩니다. 내 테스트를 위해 필자가 먼저 채운 16 바이트 버퍼를 사용하여 다시 송신한다 (에코 테스트). 이 코드는
    verilog race-condition hardware-interface iverilog 2017-12-03

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    Verilog에서 ModelSim의 "endmodule"오류가 발생했습니다

    Verilog에서 조정자를 시도하고 있습니다. 하지만 난 점점 오류입니다 : "endmodule" 이 내 코드입니다 : 내가 라운드 로빈 우선 순위 중재 모듈을 원하는 module rr_arbiter ( clk, // positive edge trigger reset, // negative edge trigger req,grant, priority,
    verilog 2017-12-03

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    <p></p> 나는를 Verilog 언어에 의한 프로그래밍 FPGA에서 초보자 오전 3 샘플링

    안녕 모두를 위해 3 개 ADC 데이터의 합을 가져 가라. 현재, 나는 3 샘플링에서 ADC 데이터의 합을 계산하기 위해 펌웨어를 설계하려고합니다. 먼저, 코드에서 한 번 샘플링 할 때 하나의 ADC에 대해 설명합니다. 당신이 코드를 볼 때, 당신은 adc_data이 adcIfData에서 값을 얻을 것이다, clkr 시계 및 adcIfEnb == 1의 상승
    verilog 2017-12-05

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    Verilog는 case 문에서 옵션을 기본으로 설정하는 것으로 보입니다.

    작게 응시하는 큰 프로그램의 일부를 쓰고 있습니다. Verilog에 익숙하지 않으므로 조언을 듣는 것이 좋습니다. 네 개의 버튼 중 하나를 누르면 네 개의 7 세그먼트 디스플레이 중 첫 번째에 숫자 (1-4)가 쓰여지는 사례 문장을 작성하려고합니다. 내 네 개의 버튼 중 하나는 항상 문을 실행 누를 때마다 내, 매우 제한된 이해에서 module final(
    case verilog 2017-12-05
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