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VHDL 및 Verilog는 기술에 의존하지 않습니까?
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Verilog을 6으로 나누는 방법을 구현하는 방법은 무엇입니까?
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Verilog에서 항상 블록 내에서 트리거되는 항상 블록에 대한 평가 순서는 무엇입니까?
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할당 문이 합계 값으로 업데이트되지 않는 이유는 무엇입니까?
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시뮬레이션 시간을 절약하기 위해 시스템 Verilog 생성기 모듈에서 생성 된 패킷을 파괴해야합니까?
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VHDL과 Verilog에서 같은 디자인. 그러나 속도와 자원의 용도가 다릅니 까?
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Modelim을 -c 플래그와 대화식으로 실행할 때 과도한 버퍼링을 끄는 방법은 무엇입니까?
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Synopsys DC를 사용하여 Verilog 코드를 최적화하고 Xilinx로 다시 가져올 수 있습니까