FPGA의 네 구석에 디자인을 구현하는 xillinx 배치 제약

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FPGA의 네 구석에 내 HDL 디자인을 구현하고 싶습니다. 어떻게해야합니까?FPGA의 네 구석에 디자인을 구현하는 xillinx 배치 제약

ISE에서 HDL 코드를 합성 한 후에 FPGA에서 내 디자인을 어떻게 배치 할 수 있습니까?

FPGA 편집기를 사용할 수 있습니까? 아니면 미리 계획할까요? 이 도구들을 어떻게 구성 할 수 있습니까?

도와주세요.

2017-12-16 anna martin

[XY 문제] (http://xyproblem.info/)처럼 들립니다. * 왜 * 게재 위치 제약 조건을 설정 하시겠습니까? 일반적으로 PAR 도구는 자동으로 배치를 최적화합니다. – JHBonarius

N.b. StackOverflow에 우리는 특정 코딩 질문을 도와 드릴 수 있습니다. 현재 회사에 관한 귀하의 질문은 너무 광범위하게 고려 될 수 있으며, 많은 착취가 필요하거나 자일링스 배치 사용자 가이드가되는 오프 사이트 정보를 요구할 수 있습니다. 둘 다 StackOverflow에 대한 주제를 벗어났습니다. – JHBonarius

제 디자인에서 프로세스 변형을 시뮬레이트하고 싶습니다. –

자일링스를 사용 중이므로 UG903을 다운로드하고 8 및 9 장을 읽으십시오. 또한 pblocks에 대한 소개는 계층 적 디자인 안내서 (UG905/UG946)를 참조하십시오. 그러나 pblock을 제대로 사용하려면 Vivado로 이동해야 할 수도 있습니다. 확실하지 않습니다.

출처

2017-12-19 16:41:59 EML

링크가없고 컨텍스트가 없습니다 ... [좋은 답변을 작성하려면 어떻게합니까?] (https://stackoverflow.com/help/how-to-answer) : * "항상 중요한 링크의 가장 관련있는 부분을 인용하십시오. 대상 사이트에 도달 할 수 없거나 영구적으로 오프라인 상태가되는 경우를 대비하여. * – JHBonarius

이것은 학생용 손잡이가 아닙니다. 영업 담당자는 프로세스 변화에 대해 들어봤을 때 그녀가 무엇을 요구하고 있는지 잘 알고 있으며 아마도 자일링스 웹 사이트로 이동하여 사용자 가이드를 검색 할 수있을 것입니다. – EML

OP가 '무엇을 요구하고 있는지 분명히 알고있는 경우'왜 자일링스 사용자 가이드를 쉽게 찾아 볼 수 없습니까? 추신. 나는 아무것도하지 않았다. – JHBonarius

FPGA의 네 구석에 디자인을 구현하는 xillinx 배치 제약

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