ISE Xilinx14.7에서 최상위 모듈 구현하기 Verilog

Question

ise xilinx 14.7, webpack 버전을 사용하여 Verilog에서 카운터를 만들려고합니다.

사실, R. Haskell과 D. Hanna의 "디지털 설계를 사용한 디지털 설계"책을 이해하고 수정하기 위해 실제로 복사했습니다.

syntaxis가 모두 좋지만 최상위 모듈을 Synthetize하려고하면 예기치 않은 토큰 및이 그림과 같은 모듈 중 하나에서 호출하는 변수에 대한 불법 재 선언이 발생합니다. 나는 Verilog에 대해 처음이야. 제발 내가 잘못한 것을 말해 줄 수 있다면, 나는 매우 감사 할 것입니다.

module_name instance_name(port_connections); 

module_name 원하는 모듈의 이름입니다

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Answer 1

귀하의 문제는 모듈의 인스턴스에 대한 올바른 구문이 너무 비슷 라인 (16)에 clockdiv 모듈의 실체화 인스턴스 화하려면 instance_name이 모듈의 특정 인스턴스에 지정된 이름이고 port_connections은 .name(connection), 또는 정렬 된 목록 스타일의 모듈 입력, 출력 및 입력의 연결입니다. 그래서, 당신이 말하려고하는 것 같아요 :

clockdiv U1(.mclk(mclk), 
      .clr(clr), 
      .clk190(clk190), 
      .clk48(clk48));