Verilog 모듈 경고

입력으로 4 비트 및 출력으로 1의 멀티플렉서를 쓰는 임. 나는 등, 케이스를 사용하는 경우, 트레이 여러 가지 방법이 있지만이 오류가 점점 계속 :Verilog 모듈 경고

WARNING:PhysDesignRules:367 - The signal <A<2>_IBUF> is incomplete. The signal 
    does not drive any load pins in the design. 
WARNING:Par:288 - The signal A<2>_IBUF has no load. PAR will not attempt to route this signal. 
WARNING:Par:283 - There are 1 loadless signals in this design. This design will cause Bitgen to issue DRC warnings.

을 그리고 내 회로 설계 카드 (Basys)로 프로그램 할 때, 모든 것이 잘 작동하지만 스위치가 할당입니다

module Multi_4_1(
    input [3:0] A, 
    input [1:0] S, 
    output Z 
    ); 

    wire w1, w2; 

    Multi_2_1 a(.A(A[0]), .B(A[1]), .SEL(S[0]), .F(w1)); 
    Multi_2_1 b(.A(A[2]), .B(A[3]), .SEL(S[1]), .F(w2)); 
    Multi_2_1 c(.A(w1), .B(w2), .SEL(S[1]), .F(Z)); 

endmodule 

module Multi_2_1(
    input A, 
    input B, 
    input SEL, 
    output F 
    ); 

    assign F = (~SEL&A)|(SEL&B); 

endmodule

내가 카드에 단말기를 할당하는 곳이다, 그러나 이것은 내가 다른 프로젝트와 그것을 시도하고 그것을 잘

NET "A[3]" LOC ="B4"; # sw3 
NET "A[2]" LOC ="K3"; 
NET "A[1]" LOC ="L3"; # sw1 
NET "A[0]" LOC ="P11"; # sw0, el de la derecha 

NET "S[0]" LOC ="G3"; # sw4 
NET "S[1]" LOC ="F3"; # sw5 

NET "Z" LOC ="M5"; # L0, el de la derecha

작동 : A [2], 나던 일에, 여기 내 모듈은

출처

2013-02-12 user2063154

멀티플렉서 잘못된 디자인입니다.

이것은 당신의 진리표이다 : 그것은 '언로드', 그리고 당신의 합성 툴이 당신을 경고되도록

S=00 => Z=A[0] 
S=01 => Z=A[1] 
S=10 => Z=A[3] 
S=11 => Z=A[3]

은 따라서 A가 [2], 출력 할 수 없다. 아마도 Mux b가 sel(S[0])을 사용하려고 할 것입니다.

출처

2013-02-12 00:47:52 Tim

감사합니다, 나는 그것이 ISE (프로그램이 내가 사용하고있는 프로그램)라고 생각했지만, 당신의 권리는 =) – user2063154

@ user2063154 : 빠른 시뮬레이션은 이것을 너무 빨리 보여줬을 것입니다 ... –

Verilog 모듈 경고

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