ALL 용 Verilog HDL behavioral coding 호출 모듈

Question

이것은 Verilog HDL에서 처음 프로그래밍 한 것이며 코드에 무엇이 문제가 있는지 파악하는 데 어려움이 있습니다. 행동 코드에서 간단한 ALU를 디자인해야합니다.

지금까지는 감산기와 덧셈기 모듈을 만들었습니다. (모듈을 더 추가해야하지만 다른 모듈을 추가하기 전에 ALU 모듈에서이 모듈을 사용하고 싶습니다.)

나는 같은 프로젝트 (?이 행동입니다 확신) 별도의 .V 파일에 다음과 같은 모듈이 있습니다

module adder3bit(sum, co, a, b); 
parameter n = 2; 
output reg [n:0] sum; 
output reg co; 
input [n:0] a; 
input [n:0] b; 

always @(a, b) 
{co, sum} = a + b; 

endmodule 


module subtract3bit(diff, bo, a, b); 
parameter n = 2; 
output reg [n:0] diff; 
output reg bo; 
input [n:0] a; 
input [n:0] b; 

always @(a, b) 
{bo, diff} = a - b; 

endmodule 

나는이 테스트를하고 작업하는 것을 알 수있다.

module alu(out, overflow, a, b,sel); 
input [2:0] a, b; 
input sel; 
output [2:0] out; 
output overflow; 
always @(a,b,sel) 
begin 
if(sel=='b0) 
    adder3bit A1(out,overflow,a,b); 
if(sel=='b1) 
    subtract3bit S1(out, overflow, a, b); 
end 
endmodule 

내 구문이 잘못 될 수 있지만 오류를 보여주는 :

는 지금은 주요 ALU 모듈을 호출하는 것을 시도하고있다. 나는 Verilog에 익숙하지 않다. 나는 처음에 C를 배우면서 느낀 기분을 느낀다.

모듈을 올바르게 호출하고 있지만 if 문과 관련이 있다고 생각합니다.

고맙습니다. 새로운 것을 배우기를 바랍니다.

Answer 1

처럼 될 것입니다. 모듈은 함수 또는 호출 할 수없는 작업이 아닙니다. 모듈로 할 수 있고해야할 일은 다른 모듈 (이 경우 ALU 모듈)에서 인스턴스화하는 것입니다. 모듈을 절차 블록 (코드에서 항상 e.x) 내부에서 인스턴스화 할 수 없습니다. 가산기와 감산기 모두 입력의 모든 변경에 대해 새로운 결과를 산출 할 것이므로이 모듈의 입력과 출력을 올바르게 읽는 것만으로 충분합니다.

I 조언 좀 더 읽기 쉬운 방식으로 모듈의 포트를 선언합니다 :

은 ALU에서

module adder3bit #(
    parameter N = 2 
) ( 
    output reg [N:0] sum, 
    output reg co, 
    input [N:0] a, 
    input [N:0] b 
); 
    always @(a, b) 
     {co, sum} = a + b; 

endmodule 

이 같은 adder3bit 인스턴스화 할 수 있습니다 :

module alu (
    input [2:0] a, 
    input [2:0] b, 
    input sel, 
    output [2:0] out, 
    output overflow 
) 
    localparam SIZE = 3; 
    wire [SIZE - 1 : 0] diff; 
    wire [SIZE - 1 : 0] sum; 
    wire co; 
    wire bo; 

    adder3bit #( 
     .N(SIZE) 
    ) adder (
     .a(a), 
     .b(b), 
     .sum(sum), 
     .co(co) 
    ); 

    subtract3bit #( 
     .N(SIZE) 
    ) subtractor (
     .a(a), 
     .b(b), 
     .diff(diff), 
     .bo(bo) 
    ); 

    always @(*) 
    begin 
     if(sel=='b0) 
      {out,overflow) = {sum, co}; 
     if(sel=='b1) 
      {out,overflow) = {diff, bo}; 
    end 
endmodule 

그리고 한 가지 더, 당신의 모듈은 매개 변수가있는 그것의 입력과 출력의 크기를 정의하지만 그것은 혼란 스러울 수있는 3 가지로 고정되어 있음을 암시합니다.

Answer 2

Verilog의 always 블록 안에 모듈을 인스턴스화 할 수 없습니다. 대신 adder3bit 및 subtract3bit 모듈을 작업으로 변경할 수 있으며 지금 작성한 코드를 사용할 수 있습니다. 솔루션은 주요 문제는 당신이 모듈을 호출 할 것입니다이

task adder3bit; 
parameter n = 2; 
input [n:0] a; 
input [n:0] b; 
output reg [n:0] sum; 
output reg co; 
begin 
always @(*) {co, sum} = a + b; 
endtask 


task subtract3bit; 
parameter n = 2; 
input [n:0] a; 
input [n:0] b; 
output reg [n:0] diff; 
output reg bo; 
begin 
always @(*) {bo, diff} = a - b; 
endtask 

module alu(out, overflow, a, b,sel); 
input [2:0] a, b; 
input sel; 
output [2:0] out; 
output overflow; 
always @(a,b,sel) 
begin 
if(sel=='b0) 
    adder3bit (a,b,out,overflow); 
if(sel=='b1) 
    subtract3bit (a,b,out,overflow); 
end 
endmodule