오류 (10170) : "and"텍스트 근처의 alarm_clock.v (133)에 Verilog HDL 구문 오류가 있습니다. expecting ")"

Question

이 오류가 계속 발생하며이를 해결하는 데 여러 가지 방법을 시도했지만 도움이되지 않습니다.

나는 이것으로 나를 도울 수 있기를 바랍니다. 문제가

코드 조각은 다음과 같습니다 :

if((HR == AHR) and (MIN == AMIN)) To be exact. 

always @ (posedge CLK) 
begin 
case(state) 
NORMAL: begin 
     DHR <= HR; 
     DMIN <= MIN; 
     if(ALON) 
      begin 
      AENABLED <= 1; 

      if((HR == AHR) and (MIN == AMIN)) 
       begin 
       ALARM <= 1; 
       if(SNOOZE) // we assume that SNOOZE is to be operated only when the Alarm is ON! 
        begin 
        AMIN <= AMIN + 2; 
        if(AMIN == 60) 
         begin 
         AMIN <= 0; 
         AHR <= AHR + 1; 
          if(AHR == 24) 
           AHR <= 0; 
         end 
        else if(AMIN == 61) // since AMIN is incremented by 2 it can either be 60 or 61 depending on previous alarm time 
         begin 
         AMIN <= 1; 
         AHR <= AHR + 1; 
          if(AHR == 24) 
          AHR <= 0; 
         end 
        end 
       end 
      end 

Answer 1

and은 Verilog를하지 않습니다! 대신 &&을 시도하십시오.