내 VHDL 패키지에 상수가 정의되어 있습니다. constant USE_OSD : integer := 0;
그리고 이것은 내 패키지에서 합성하기 전에 변경 한 것입니다. VHDL 코드에서이 상수를 내 MUX 선택 라인으로 사용하고 싶습니다. 어떻게해야합니까? 예를 들어 , 같은 : s_out <= path_a WHEN (USE_OSD = 0) else
데이터를 처리하고 PC로 전송하는 데이터를 PC에서 FPGA로 보내야하는 프로젝트를 진행 중입니다. 내가 사용중인 보드는 Atlys ™ Spartan-6 FPGA 개발 보드입니다. 시계의 각 상승 에지에서 1 바이트가 처리되기 때문에 데이터는 1 바이트로 전송됩니다. FPGA로 데이터를 보내는 방법을 제안 해 주시겠습니까? 감사합니다.
구성 가능한 임베디드 시스템 (ZYNQ-7010)에 대한 대학 과정에서 우리는 최근 1 차원 가우스 커널 (0.25)을 적용 할 수있는 (순진한) 저역 통과 이미지 필터를 구현했습니다. * [1 2 1])을 블록 RAM에서 오는 데이터로 변환합니다. 우리는 3 개의 픽셀을 캐싱 (즉, 큐잉) 한 다음 데이터 출력 프로세스에서 온라인으로 조작하기로 결정했다.
캐리 저장 연산은 하드웨어 속도의 제한 요소 인 캐리 전달을 피하기 위해 "가상 합계"를 보유하는 비트 수 두 번을 두 번 사용합니다. . 나는이 수를 2의 거듭 제곱으로 나누어야하는 시스템을 가지고 있지만 단순히 두 숫자를 모두 오른쪽으로 시프트하는 것이 모든 경우에 작동하지는 않습니다. 2 개의 16 비트는 당신이 4000를 생성하기 위하여 추가하는 수
좋아, 그래서 내 코드가 3 숫자 시퀀스에 대한 작동하지만 유한 상태 컴퓨터 모델에 대한 내가 올바른해야한다고 생각하지만 그것은 4 숫자 시퀀스에 대해 작동하지 않습니다. 그것은 단지 첫 번째 3을 감지합니다. 시퀀스 01100110110111에서 겹쳐진 "0110"을 감지해야합니다. 3 개의 "0110"시퀀스와 2 개의 겹침이 있어야합니다. 그러나 Ver
Modelsim ALTERA STARTER EDITION 10.1d를 사용 중이고 파형 파일을 가져 오는 중 다음 오류가 발생합니다. WLF 파일 버전 는 132.Modelsim 10.1d 내가 ModelSim을 13.1로 같은 파일을 가져 오는 시도하고 여전히 비슷한 문제를 수신하고 121 WLF 파일 버전을 포함하여 읽을 수 있습니다. 아무도 내가이 파
내 프로그램에서 혼란스러운 문제에 직면하고 있습니다. 내 프로그램에서 구성 요소를 매핑 (호출)해야합니다. 또한, 구성 요소 내부에, 나는 VHDL에서 불법 다른 포트 매핑 (호출) 할 필요가있다. 이 문제에 대한 대체 솔루션이 있습니까? 여기에 내가 의미했던 것의 예가있다. component binary_integer_1 is
port (b1: in s
행동 유형에서 Rabin Miller 알고리즘에 대한 소수 테스트를 설계했습니다. 모듈을 만드는 데 함수를 사용했습니다. 불행히도, Quartus를 통해 알테라 킷에서 합성하려고 시도했을 때, 그 기능이 합성되지 않는다는 것을 깨달았습니다. 여기서 전체 프로그램을 작성하고, 필자는 시니어 디자인 프로젝트만큼 구조적으로 바꿀 수있는 힌트를 적어도 제공해야합니