hdl

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vhdl에서 numeric_std 서명되지 않은 코드에서 std_logic_vector로 변환

numeric_std에서 std_logic_vector 로의 변환과 관련된 질문이 있습니다. 나는 온라인에서 보았던 이동 평균 필터 코드를 사용하고 ADC 값을 필터링하여 값을 안정화했습니다. 필터 패키지 코드는 다음과 같습니다이 library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all;

vhdl fpga xilinx hdl altera 2013-11-20

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4to2 비트 인코더를 사용하는 16to4 비트 우선 순위 인코더 생성

우선 순위 인코더를 4 대 2로 사용하는 16to4 비트 우선 순위 인코더를 만들고 싶습니까? Verilog 코드를 사용하고 있는데, 필자는 6 대 4 인코더를 사용했습니다. 처음에는 4 개의 인코더를 사용했고 그 후에 다른 출력 인코더의 입력을 출력했습니다. 하지만 제대로 작동하지 않습니다!

verilog hdl 2013-10-06

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의 Verilog '인스턴스

나는 아래 Verilog 코드의 조각을 이해하려고 노력하고 동안 파라미터 : 나는 이해할 수 없습니다입니다 module_name instance_name ( ..... .signal1(signal1_local['SIGNAL_WIDTH - 1 : 0]), .... ); '의 사용 SIGNAL_WIDTH, 왜 여기에 사용 아포스트로피 (')입니다 ?

verilog system-verilog hdl hardware-programming 2013-10-08

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Simulink에서 시뮬레이션과 HDL 코드 생성을 구별하십시오.

Simulink/Matlab Embedded Coder를 사용하여 모델을 작성한 다음 HDL Coder를 통해 VHDL로 변환합니다. 시뮬레이션과 HDL, 특히 디버그 출력에 대해 약간 다르게 동작해야합니다. 어떤 대상을 선택했는지 구분할 수있는 프로그래밍 방식이 있습니까? 이것은 바람직하게 "DEBUG = 1;"과 같은 수동 스위치가 필요하지 않습니다.

matlab vhdl simulink hdl 2013-10-09

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이카루스는 사일로와 다른 결과를냅니다.

Verilog 모듈과 자극을 컴파일하고 시뮬레이션 할 때 이상한 결과를 얻고 있습니다. 사일로에서 시뮬레이션하면 코드가 예상대로 작동합니다. Icarus (iverlog 및 vvp)에서 시뮬레이션 한 경우 Silo와는 시간이 다릅니다 (Silo는 235 -> 255이고 Icarus는 235 -> 265 인만큼 200이 아닌 0부터 시작합니다.) 사일로 반복

verilog fpga xilinx hdl icarus 2013-11-28

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Mac OS X 10.6.8에서 Verilog 프로그램을 컴파일하고 시뮬레이션하는 데 사용할 사항은 무엇입니까?

저는 제 2 학년을 다니는 학부입니다. 필자의 강의 계획서에서 Verilog 프로그램을 시뮬레이트해야합니다. 하지만 슬프게도 내 대학은 자일링스 ISE를 사용하며 Mac에서는 사용할 수 없습니다. 그래서 최고의 소프트웨어와 함께 설치하고 사용하는 방법에 대한 자세한 단계를 알려주십시오. 사전에 감사합니다 :) :. D

macos verilog hdl 2013-10-14

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UInt (0)의 의미는 무엇입니까?

UInt (1)은 1 비트 십진수 리터럴을 참조합니다. UInt (0)의 의미를 혼동합니다. 그것은 다음과 같이가는 카운터 코드에 사용됩니다 -은 package TutorialSolutions import Chisel._ object Counter {` `def wrapAround(n: UInt, max: UInt) = `

scala hardware hdl uint chisel 2013-10-16

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드릴링 : 오류를 WIRE

내가 MEM하는 구조 읽을 포트를 구현하기 위해 노력하고있어 지정된 디폴트를 피하기하는 방법 : 나는 조합 val tag_read = TagType() 대신 순차적 의 사용 class TagType() extends Bundle() { import Consts._ val valid = Bool() val dirty = Bo

scala hardware hdl digital-logic chisel 2013-10-27

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Vec [Mem] in Chisel을 가지고있는 것이 좋을 것입니다.

Vec [Mem]에게 set-associative cache가 좋을 것 같습니다. 불행하게도 시추 지원하지 않습니다 VEC [의 Mem] 구조 : 실제로 val tag_ram2 = Vec.fill(num_ways) {Mem(new TagType(), num_sets , seqRead = true)} : inferred type arguments [Chi

scala hardware hdl digital-logic chisel 2013-10-29

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Verilog HDL에서 HTTP 요청

알테라 D2-115를 사용하여 Verilog HDL로 HTTP 요청을 보내려고합니다. 저는 연기 감지기와 IR 차단기 회로를 사용하여 보안 시스템을 구현하고 있습니다. 시스템이 경고를 보내면 시스템은 HTTP 이메일을 보내달라고 요청하십시오.

verilog hdl altera 2013-12-20

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