구문 오류 Verilog 4'b0000

이상한 구문 오류로 실행 한 것 같습니다. 지금까지 제가 염려했던 것이 틀렸어 야하지 않습니까? 나는 EDA 놀이터에서 여러 번의 시뮬레이션을 시도했다. 모두 구문 오류가 반환됩니다.구문 오류 Verilog 4'b0000

//varaibles to store temp reg ID's 
    reg [3:0] reg_d, reg_s, reg_t; 

    always @* begin 
    reg_d = 4’b0000; 
    reg_s = 4’b0000; 
    reg_t = 4’b0000;

좀 더 일을하고 벌금을 봉쇄 :

여기에 코드입니다. 여기 오류가 있습니다.

Error-[SE] Syntax error 
    Following verilog source has syntax error : 
    "wramp.sv", 64: token is '\037777777742' 
     reg_d = 4\037777777742\037777777600\037777777631b0000;

그래야 ' 인 것 같습니다. 나는 정확한 구문을 위해 Google을 온통 검색했지만, 내가 가지고있는 것에는 아무런 문제가 없다. 누구든지이 문제를 해결하는 방법을 알고 있습니까?

출처

2016-08-24 Joseph Webber

오류 메시지의'''과 코드의'''를 비교하면 문자가 틀렸다는 것을 확실히 알 수 있습니다. 그들을 삭제하고 적절한''으로 재 작성하십시오 –

왜 다른가요? 하지만 도와 줘서 고마워! –

일부 자동 판매기가 문자를 변경하는 어딘가에서 복사? –

코드에 사용 된 아포스트로피는 "적절한"아포스트로피가 아닙니다. 오류 메시지 나 코드 시작 부분의 주석을 보면 ' 문자가 적절한 반면 코드에는 ’ 문자가 있습니다. 이러한 문자는 작동하지 않으므로 문자를 올바른 버전으로 변경해야합니다.

출처

2016-08-24 12:00:45

구문 오류 Verilog 4'b0000

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