의 Verilog 테스트 벤치 시뮬레이션 오류

Question

module stimulus; 
reg [511:0]FROM_LS; 
reg CLOCK; 
reg [2:0]HMIC_CTRL; 
reg [20:0]BRANCH_CTRL; 
reg [63:0]TO_IF_ID; 
reg FLUSH_CTRL; 
reg [20:0]TO_LS; 

inst_line_buf ILB(FLUSH_CTRL,TO_LS,FROM_LS,CLOCK,HMIC_CTRL,BRANCH_CTRL,TO_IF_ID); 

// setup clock 
initial 
begin 

    #10 CLOCK = ~CLOCK; 

// apply stimulus 

    FROM_LS[511:480]= 32'b00011_00000_00100_01100_11100_10111_01; 
    FROM_LS[479:448]=32'b000_11000_00100_01111_11111_00011_1000; 

    HMIC_CTRL[2:0]=3'b000; 
    BRANCH_CTRL[20:0]=20'b00000_00000_00000_00000; 
    #2 $display("FLUSH CONTROL=%b, TO_LS= %b",FLUSH_CTRL,TO_LS); 
end 

endmodule

나는 다음과 같은 오류 받고 있어요 : 당신이 우리에게 전체 오류 메시지와 vsim 명령 줄 및 몇 가지 관련 Verilog 코드를 표시하지 않는 한

# Loading work.inst_line_buf 
# ** Warning: (vsim-3015) C:/Modeltech_pe_edu_10.0a/examples/stimulus_ilb.v(10): [PCDPC] - Port size (512 or 512) does not match connection size (1) for port 'from_LS'. The port definition is at: C:/Modeltech_pe_edu_10.0a/examples/inst_line_buf.v(1). 
#   Region: /stimulus/ILB 
# ** Warning: (vsim-3015) C:/Modeltech_pe_edu_10.0a/examples/stimulus_ilb.v(10): [PCDPC] - Port size (1 or 1) does not match connection size (21) for port 'clk'. The port definition is at: C:/Modeltech_pe_edu_10.0a/examples/inst_line_buf.v(2). 
#   Region: /stimulus/ILB 
# ** Warning: (vsim-3015) C:/Modeltech_pe_edu_10.0a/examples/stimulus_ilb.v(10): [PCDPC] - Port size (3 or 3) does not match connection size (512) for port 'hmic_ctrl'. The port definition is at: C:/Modeltech_pe_edu_10.0a/examples/inst_line_buf.v(3). 
#   Region: /stimulus/ILB 
# ** Warning: (vsim-3015) C:/Modeltech_pe_edu_10.0a/examples/stimulus_ilb.v(10): [PCDPC] - Port size (21 or 21) does not match connection size (1) for port 'branch_ctrl'. The port definition is at: C:/Modeltech_pe_edu_10.0a/examples/inst_line_buf.v(4). 
#   Region: /stimulus/ILB 
# ** Error: (vsim-3053) C:/Modeltech_pe_edu_10.0a/examples/stimulus_ilb.v(10): Illegal output or inout port connection for "port 'to_if_id'". 
#   Region: /stimulus/ILB 
# ** Warning: (vsim-3015) C:/Modeltech_pe_edu_10.0a/examples/stimulus_ilb.v(10): [PCDPC] - Port size (64 or 64) does not match connection size (3) for port 'to_if_id'. The port definition is at: C:/Modeltech_pe_edu_10.0a/examples/inst_line_buf.v(5). 
#   Region: /stimulus/ILB 
# ** Error: (vsim-3053) C:/Modeltech_pe_edu_10.0a/examples/stimulus_ilb.v(10): Illegal output or inout port connection for "port 'flush_ctrl'". 
#   Region: /stimulus/ILB 
# ** Warning: (vsim-3015) C:/Modeltech_pe_edu_10.0a/examples/stimulus_ilb.v(10): [PCDPC] - Port size (1 or 1) does not match connection size (21) for port 'flush_ctrl'. The port definition is at: C:/Modeltech_pe_edu_10.0a/examples/inst_line_buf.v(6). 
#   Region: /stimulus/ILB 
# ** Error: (vsim-3053) C:/Modeltech_pe_edu_10.0a/examples/stimulus_ilb.v(10): Illegal output or inout port connection for "port 'to_LS'". 
#   Region: /stimulus/ILB 
# ** Warning: (vsim-3015) C:/Modeltech_pe_edu_10.0a/examples/stimulus_ilb.v(10): [PCDPC] - Port size (21 or 21) does not match connection size (64) for port 'to_LS'. The port definition is at: C:/Modeltech_pe_edu_10.0a/examples/inst_line_buf.v(7). 
#   Region: /stimulus/ILB 
# Error loading design 

Answer 1

을, Google에서 제공 할 수있는 전부는 Google에 오류 메시지를 제안하는 것입니다. 예를 들어

, modelsim_FAQ에서 :

ModelSim을 시뮬레이션 옵션은 가 제대로 설정되지 않은 (프로젝트 설정> ModelSim을> 옵션) 다음 변경합니다 : 프로젝트의 시뮬레이션 탭을 마우스 오른쪽 단추로 클릭 Flow window 또는 프로젝트> 설정> 시뮬레이션을 선택하십시오. Testbench 모듈 이름 : 테스트 벤치 모듈 이름을 지정하십시오. testbench의 인스턴스 이름 : DUT의 인스턴스 이름을 참조하십시오.예를 보려면 아래 스크린 샷을 참조하십시오.

업데이트 : 이제 코드를 추가 했으므로 ILB은 의심스러워 보입니다. inst_line_buf 모듈의 인스턴스 이름으로 1st를 사용하면 initial 블록에서 다시 함수 또는 태스크 호출처럼 보입니다. 내 생각 엔 당신이 initial 블록 외부의 포트 연결을 원하지만 포트 연결은 다음과 같습니다.

inst_line_buf ILB (FROM_LS,CLOCK,HMIC_CTRL,TO_IF_ID,FLUSH_CTRL,TO_LS);