2011-01-30 2 views
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Verilog를위한 좋은 linting 도구는 무엇입니까? 내가 처리하거나 LUT, PLL의 등 특정 공급 업체 특정 프리미티브를 무시하도록 구성 할 수있는 하나를 선호 할 것입니다.Verilog linting tools?

최근에 Verilator-3.810을 사용해 보았지만 기본적으로 약간의 도움이 필요합니다.

그래서 verilog의 엄격하지 않은 구문을 처리하기 위해 (linting) 도구를 사용합니까?

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팁 : "즐겨 찾기"를 묻는 것은 객관적으로 대답하기 어려운 질문입니다. 필요한 특정 기능을 나열하는 것이 더 도움이됩니다. –

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이것은이 영역 51 제안에 대한 완벽한 질문입니다. http://area51.stackexchange.com/proposals/20632/programmable-logic-and-fpga-design?referrer=YmxhQ2OJUo-FAaI1gMp5oQ2 지원을 고려하십시오. –

답변

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제 경험상 일반적으로 그럴 가치가 없습니다. 내가 시도한 모든 것은 처음부터 모든 설정을 확인하기 위해 초기 설치가 필요하기 때문에 필요합니다. 그러나 각 상점마다 자체 코딩 표준이 있습니다. 따라서 린터를 맛보는 데 시간을 할애해야합니다. 그런 다음 회사의 다른 섹션 (일반적으로 멋진 코드에 대한 아이디어가 다른)에서 IP 또는 코드를 통합하려고하면 린터는 정신적으로 변하기 때문에 wire im_happy = Verdi_happy & simulator_happy & synth_happy;

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나는 자유로운 linting을 사용하지 않습니다. 언급 한 도구 (Verilator)와 같은 도구입니다.

내 경험으로는 (비싼) 상용 linting 도구가 사용되었습니다. 지금까지 내가 사용한 모든 사람은 내가 중요하지 않다고 생각하는 수표를 걸러 내기 위해 규칙 집합을 사용자 정의하는 데 시간을 소비해야했습니다. 예를 들어, 기본적으로 모든 도구는 신호 명명 규칙과 관련된 많은 경고를 생성합니다. RTL이 게이트로 합성되거나 시뮬레이션 문제로 연결되는 방식에 영향을 미치지 않으므로이를 비활성화합니다.

Spyglass 도구 (Atrenta)는 기능 범위가 가장 넓은 것 같지만 설정이 많이 필요합니다. Hal 도구 (Cadence)는 즉시 사용하기 쉽기 때문에 Hal 도구 (Cadence)를 좋아합니다 (그러나 너무 쉽게 설정해야 함).

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필자는 Spyglass를 사용했으며 지시 도구처럼 하나의 파일을 검사하기 위해 실행 스크립트를 설정해야하며 기본 검사는 배열 데이터 유형에서 언로드 된 비트와 같은 쓸데없는 것들에 대해 불평합니다. Conformal은 RTL 경고에 대한 자세한 내용을 출력하기 때문에 Formal Verification이 흐름의 일부인 경우 특정 모듈을 제외해야합니다. Spyglass처럼 약간의 설정이 필요합니다.

이 도구에 대한 액세스 권한이 있긴하지만 맨 끝에 만 사용합니다. 코딩 및 유효성 검사를하는 동안 VCS를 사용하여 보풀 검사를 사용하고 Verdi가 불만 사항을 수정합니다. 이것은 꽤나 잡히고 사용하기위한 설정/스크립트 파일이 필요 없습니다. 둘 다 무료 (또는 저렴한)입니다.

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리얼 인 텐트의 어 센트 린트가 꽤 좋습니다. 실행 속도가 빠르고 설치가 쉽습니다.

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답변을 유용하게 사용하려면 몇 가지 정보를 추가하고, 문서에 연결하고, 설정하기 쉬운 이유를 지정하십시오. –