Verilog 모듈을 테스트 할 때 왜 DUT를 사용해야합니까?

Question

저는 Verilog 모듈을위한 소프트웨어 테스트 벤치에 대해 배우기 시작했습니다. 테스트 벤치가 모듈을 호출 할 때 모듈 이름과 감도 목록 사이에 DUT를 넣었습니다. 이것이 의미하는 바는 무엇이며 필요한 이유는 무엇입니까?

Answer 1

모듈을 인스턴스화 할 때 인스턴스에 이름을 지정해야합니다. 예 : 그 중 하나가 user_terminal 및 debug_port라는 하나의 호출로

serial_port user_terminal (port mapping); 
serial_port debug_port (port mapping); 

는 두 번 모듈 SERIAL_PORT를 인스턴스화합니다.

귀하의 경우, DUT는 Device Under Test의 약어이며 모듈의 인스턴스 이름으로 사용됩니다.

Doulos Verilog Introduction을 확인하시기 바랍니다.