구문 오류 '='

Question

다음 Verilog HDL 코드가 있습니다. 이것은 기본적으로 a과 b을 추가하고 PG 단위, Carry 생성 단위 (cg_unit) 및 Sum 단위 (s_unit)를 갖는 2 비트 덧셈기입니다. ci은 2 비트 가산기의 캐리 인입니다. sel은 트로이를 활성화하는 것으로, 즉 s[1]의 값을 무효화합니다. coutminus1 및 cout은 단순히 캐리 아웃 및 캐리 아웃 이전의 캐리입니다. 나는 다음과 같은 구문 오류가 몇 가지 이유를 들어

module trojan 
(
    input [1:0] a, b, 
    input ci, sel, 
    output [1:0] s, 
    output cout, coutminus1 
); 

    wire [1:0] c, p, g; 
    cla_pg_unit_2bits  pgu1(a, b, p, g); 
    cla_cg_unit_2bits  cgu1(p, g, ci, c); 
    cla_s_unit_2bits  su1(p, {c[0], ci}, s); 
    coutminus1 = c[0]; 
    cout = c[1]; 

    always@(sel) 
    begin 
    if (sel == 1) 
     assign s[1] = ~s[1]; 
    else 
     assign s[1] = s[1]; 
    end 
endmodule 

:

Following Verilog source has the following syntax error: token is '=' 
coutminus1 = c[0]; 
     ^

Answer 1

이 라인에서 :

coutminus1 = c[0]; 
cout = c[1]; 

assign가 누락 된 키워드. 또한 코드에 몇 가지 다른 문제가 있습니다. 나는 이것을 다음과 같이 바꿀 것을 제안 할 것이다 :

module trojan 
(
    input [1:0] a, b, 
    input ci, sel, 
    output [1:0] s, 
    output cout, coutminus1 
); 

wire [1:0] c, p, g, tmp; 

cla_pg_unit_2bits  pgu1(a, b, p, g); 
cla_cg_unit_2bits  cgu1(p, g, ci, c); 
cla_s_unit_2bits  su1(p, {c[0], ci}, tmp); 

assign coutminus1 = c[0]; 
assign cout = c[1]; 
assign s = {(sel) ? ~tmp[1] : tmp[1], tmp[0]}; 

endmodule