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    100MHz 클록을 16MHz 클록으로 나누기 [Verilog]

    주석에서 말했듯이, 16MHz 클록으로 나눠서 원하는 100MHz 클럭 (Nexys 3 스파르탄 6 보드에서 가져온 것)이 있습니다. 문제없이 1Mhz 및 60Hz 클럭을 만들었지 만 깨끗한 16MHz 신호를받는 데 문제가 있습니다. 여기에 나는 현재 시험하고있어 무엇 : module clk_gen( input clk_100MHz, out
    verilog clock 2017-04-14

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    비 특정`include 파일 이름 - 시스템 Verilog 컴파일러 지시어

    `include 지시문을 사용하여 특정 파일 이름이 아닌 파일 이름을 호출하려고합니다. 예를 들어, 다른 디렉토리에이 파일 이름 "name_defines.svh"가 있습니다. 난 그냥 `include "_defines.svh" 또는 `include "*_defines.svh" 을 사용하는 경우 "name_defines.svh"변화의 "이름"때문에 (
    verilog system-verilog compiler-directives 2017-04-17

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    Verilog의 출력 파일에 32 줄의 출력을 모두 쓸 수 없습니다.

    파일에서 읽고 평가 한 모든 값을 텍스트 파일로 출력하는 테스트 벤치를 작성하려고합니다. 하지만 출력 파일에서 32 줄 대신 1 줄만 얻을 수 있습니다. 누군가가 약간의 빛을 비출 수 있습니까? `timescale 100ns/1ps module multtest; reg clk,reset; reg signed [7:0] a, b; reg signed
    verilog fwrite modelsim 2017-04-17

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    정수 및 실수 변수는 FPGA에서 합성 되었습니까?

    FPGA에서 실수 변수와 정수 변수는 합성됩니다. 그것이 합성되면, varilog에서 그 변수를 어떻게 사용하는지.
    verilog 2017-04-20

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    Verilog에서 데이터 가져 오기

    Verilog를 사용하여 로직 애널라이저로 캡처 한 데이터를 가져오고 싶습니다. 준비된 모듈을 테스트 할 수있는 테스트 벤치로 가져 오는 가장 좋은 방법은 무엇인지 알 수 없습니까? 로직 애널라이저에서 바이너리, Csv 또는 Vdc 유형으로 내보내려면 다른 질문이 있습니까? 도움 주셔서 감사합니다.
    verilog fpga system-verilog hdl 2017-04-20

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    Verilog : 오류 : HDLCompiler : 806 - 줄 117 : "else"근처의 구문 오류

    vga를 통해 화면에 그래픽 개체를 표시 할 때 fpga 보드를 사용하려고합니다. 아래 코드에서 "플래그"는 1 비트입니다. 내가 성취하고자하는 것은 "깃발"이 1 일 때, 특정 지역을 한 가지 색으로 만듭니다. "flag"가 0 일 때 다른 색을 표시합니다. Verilog ISE는 아래 코드의 "else"문 근처에 오류가 있음을 계속 알려줍니다 (중간의
    verilog 2017-04-23

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    icarus (iverilog 컴파일러)의 SystemVerilog 지원

    Mac에서 iverilog를 사용하고 있으며 always_ff 및 always_comb 블록이 포함 된 코드를 컴파일하는 데 문제가 있습니다. ModelSim은 문제없이 이러한 코드를 컴파일합니다. iverilog를 always_ff 및 always_comb 블록을 지원하도록 구성 할 수 있습니까? 그렇지 않으면 컴파일러에서 지원되지 않습니다. ??? 미리
    verilog hardware system-verilog iverilog icarus 2017-04-24

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    Verilog 모드에서 regexp를 사용하여 I/O 포트 선언을 제거하는 방법

    abc_d 모듈을 인스턴스화하려고하는데 상위 모듈의 I/O 포트로 모든 포트를 선언하고 싶지는 않습니다. ex_out_port을 output 포트로 지정하려면 제외하고 싶습니다. module abc(/*AUTOARG*/); /*AUTOINPUT*/ /*AUTOOUTPUT*/ /*AUTOWIRE*/ abc_d u_abc_d(/*AUTOINST*/);
    emacs verilog 2017-04-25

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    Verilog 오류 : XXX가 상수가 아닙니다.

    ALU 작성에 대한 숙제를하고 있는데 오류가 있습니다. 나는 그것을 찾지만 이유를 찾지 못했습니다. 왜 그렇게됩니까? 오류 메시지는 S2가 상수가 아닙니다. case ({S2,S1,S0}) ``` module ALU( input S0, input S1, input S2, input IN1, input IN2,
    verilog 2017-04-26

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    Verilog에서 버튼 클릭 수 유지

    저는 Verilog로 자동 판매기를 만들고 있습니다. FPGA 보드에는 코인 삽입 기의 역할을하는 버튼이 하나 있으며 버튼을 누를 때마다 사용자가 소비 할 수있는 총량에 '분기'가 추가되고 왼쪽 및 오른쪽 7 세그먼트 디스플레이에 총계가 표시됩니다. Ex. 첫 번째 버튼 푸시 : 25 센트 두 번째 버튼 푸시 : 50 센트 세 번째 버튼 푸시 : 75 센트
    verilog state 2017-04-26
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