verilog

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Verilog는 VHDL 패키지가 상수를 저장하는 것과 비슷한 단일 파일에서 전역 매개 변수를 만드는 방법이 있습니까?

Verilog에는 변수를 저장하는 VHDL 패키지와 비슷한 단일 파일에 전역 매개 변수를 저장하는 방법이 있습니까? 은 메인 코드에서 다음이 // File my_pkg.sv package my_pkg; class my_class; endclass enter code here endpackage 에 대한 `include

verilog 2017-04-01

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Verilog에서 $ value $ plusargs를 어떻게 사용할 수 있습니까?

나는 아래의 양도로 "$ 값 $의 plusargs"를 사용하는 module top(); ... reg data; real READ_FREQ initial begin if (!$value$plusargs("READ_FREQ=%0F", READ_FREQ)) READ_FREQ = 197; end parameter wclk = 300; para

verilog 2017-04-03

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다음 논리에 대해 래치가 유추되지 않는 이유는 무엇입니까?

다음 코드가 래치를 유추하지 않는 이유는 무엇입니까? d와 rst가 모두 "0"이면 "e"에 할당 할 항목을 도구에서 어떻게 알 수 있습니까? module tmp(input d, input clk, input rst, output reg o, output reg e); [email protected](posed

verilog synthesis vlsi 2017-04-03

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Verilog에서 +1, -1의 삼각파 신호

나는 이미 어려움을 겪고 있으며 간단하고 유용한 해결책을 찾을 수 없습니다. I는 16 비트 크기 삼각형 신호를 시뮬레이션 값 1과 0에 랜덤 잡음을 부가하고자 -1. 노이즈가있는 신호는 원래의 노이즈와 1을 초과하지 않으며 노이즈가있는 신호의 이전 값과 다를 수 없다는 점이 중요합니다. 예를 들어, 그 방법으로 값 싶습니다 ORIGINAL SIGNAL :

verilog fpga system-verilog hdl 2017-04-05

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Verilog에서 부호가있는 16 진수 값 표현

사과 이것은 간단한 질문이지만 일부 코드에서 외삽하려고 시도하고 있으며 몇 가지 상수 값을 찾기 위해 고심하고 있습니다. 다음은 16 진수 값으로 상수를 정의하는 관련 코드입니다. assign c = 18'sh3_8000; //-0.5 table value (50) times 0.01 assign d = 18'sh0_051E; // 0.02 table v

hex verilog fpga system-verilog 2017-04-06

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신호를 외부 모듈로 이동하는 중에 오류가 발생했습니다

main.v 및 signal.v의 두 모듈이 있습니다. main.v에는 16 비트 reg tx를 구형파에 해당하는 값으로 업데이트하는 몇 줄의 코드가 있습니다. reg [1:0] counter; reg [15:0] tx; always @(posedge clk) begin counter = counter + 1; if

verilog fpga system-verilog 2017-04-10

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Verilog가있는 두 개의 시계 링 카운터

나는 두 스위치를 Verilog의 시계로 사용하는 롤 이동/링 카운터를 작성하려고합니다. 다음과 같이 내 코드는 다음과 같습니다 module roll(CLK1, CLK2, LEDS); input CLK1; input CLK2; output [3:0] LEDS; reg [3:0] LEDS; initial begin LEDS = 4'b0001;

verilog microprocessors 2017-04-11

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SystemVerilog에서 필요한 가변 시프트 연산자 유형은 무엇입니까?

8 비트 부호있는 변수 A와 3 비트 값 n이 있습니다. 항상 계산서에서 연산자를 n 번 이동하려고하지만 작동하지 않고 출력이 x입니다. reg signed [7:0] A = //something; reg [2:0] n = 3'b//something always @(A, n) begin w = 8'b0; w = A >> n; 어떤 종류의 가변 시

verilog system-verilog digital-logic 2017-04-11

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Verilog에서 산술 만들기 (부호 확장) 편집

(편집 됨) 나는 Verilog 산술 프로젝트에서 일하고 있는데, 나는 이것이 문제라고 가정하고 부호 연장 부분에 걸렸다. 나는 4 비트 입력 A, B를 가지고 있고 8 비트 출력을 가져야한다. 일부 프로세스 (합계, 하위 ...) 8 비트 출력을 만들기 위해 부호 확장을 사용해야합니다. 산수의 경우,이 코드를 가지고 있습니다. 이것은 코드의 절반입니다.

math verilog shift vivado sign-extension 2017-04-14

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LCD에 문자 인쇄 - Verilog HDL

LCD 화면에 문자를 인쇄하는 것과 관련된 질문이 있습니다. 저는 Altera DE1-SoC 5CSEMA5F31C6N과 LT24 Terasic LCD를 사용하고 있습니다. LCD에 문자를 연속으로 인쇄하는 것과 관련된 질문이 있습니다. 화면의 왼쪽 상단 모서리에서 (0,0) 시작하여 화면에서 래스터의 x 및 y 카운터를 사용하고 있습니다. 증가는 0으로 X

printing ascii verilog lcd 2017-04-14

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