Verilog 연결 방향

Question

저는 Verilog에서 초보자입니다.

거의 모든 연결 예는 다음과 같습니다.

wire [3:0] result; 
reg a, b, c, d; 

result = {a, b, c, d}; 

다음과 같은 것이 가능한가?

wire [3:0] result; 
wire a, b, c, d; 

{a, b, c, d} = result; 

Answer 1

할당의 왼쪽 부분은 연결을 허용합니다.

module mod1; 

wire [3:0] result; 
wire a, b, c, d; 

reg e,f,g,h; 

{a, b, c, d} = result; //Invalid, not in procedural construct 

assign {a, b, c, d} = result; //Valid 
assign {a,{b,c},d} = result; //Valid 

initial 
    {e, f, g, h} = result; //Valid 

endmodule