Verilog 실행 순서

Question

VHDL에 관한 강의를 듣고 Verilog를 배우기 시작했습니다. 행동 진술이 실행되는 순서를 이해하는 데 어려움을 겪고 있습니다. 여기에 문제의 코드가 있습니다. 여기

//This files is an experiment into the order in which verilog executes it's statements 

module MainCircuit(clk, start); 

    parameter cycles = 8; 
    input clk; 
    input start; 
    //input [15:0] data; 

    integer i; 

    always @(posedge clk) 
    begin 
     if(start) 
     begin 
      i=0; 

      repeat(cycles) 
      begin 
       @(posedge clk) $display("%d\ti = %d", $time, i); 
       i = i + 1; 
      end 
     end 
    end 

endmodule 

module tester; 

    reg clk; 
    wire start; 

    assign start = 1'b1; 
    initial clk = 1'b0; 

    MainCircuit myMain(clk, start); 
    initial repeat(40) 
    begin 
     #5 clk = 1'b1; 
     #5 clk = 1'b0; 
    end 

endmodule 

및

내가 각각의 긍정적 인 클럭 에지에서 0으로 재설정되지 않는 이유를 이해하지 않는 출력

    15 i =   0 
        25 i =   1 
        35 i =   2 
        45 i =   3 
        55 i =   4 
        65 i =   5 
        75 i =   6 
        85 i =   7 
       105 i =   0 
       115 i =   1 
       125 i =   2 
       135 i =   3 
       145 i =   4 
       155 i =   5 
       165 i =   6 
       175 i =   7 
       195 i =   0 
       205 i =   1 
       215 i =   2 
       225 i =   3 
       235 i =   4 
       245 i =   5 
       255 i =   6 
       265 i =   7 
       285 i =   0 
       295 i =   1 
       305 i =   2 
       315 i =   3 
       325 i =   4 
       335 i =   5 
       345 i =   6 
       355 i =   7 
       375 i =   0 
       385 i =   1 
       395 i =   2 

입니다. myMain이 실행중인 곳을 기억하고 시계가 호출 될 때마다 거기에서 계속합니까? 그렇다면 어디에서 멈출 것입니까? 그리고이 모든 것이 어떻게 합성 될까요?

다른 두 가지 사소한 질문 :

나는 < = 1'b01 시작을 작성하는 시도; 대신 할당 시작 = 1'b01; 두 번째 모듈에 있지만 작동하지 않습니다. 왜 안돼?

두 번째는 출력에서 ​​이상한 간격이 무엇입니까?

감사합니다.

Answer 1

1. always @(posedge clk)은 모든 클럭 에지에서 자동으로 실행되지 않습니다. always 블록은 현재 실행이 끝나면 다시 시작될 수 있습니다 (동시에 두 개의 스레드가 블록을 실행할 수는 없습니다). 귀하의 always 블록은 귀하의 (반복 사이클) 루프에 걸려 있기 때문에 8 클럭 이후까지 end에 도달하지 않습니다. 8 개의 포즈 클이 끝난 후에야 루프를 끝내고 항상 블록의 끝을 쳐야하고 다음 포즈에 다시 시작합니다.

2. start <= 1'b1은 비 차단 할당이며 항상 블록 내에서만 실행할 수 있습니다.

3. $ 표시는 아마도 32 비트 10 진수의 최대 값을 인쇄 할 수있는 충분한 공간을 확보하고있을 것입니다. 여분의 공간을 모두 원하지 않으면 %d 대신 %0d을 사용해보십시오.