3 입력을 추가하는 Verilog 코드 회로도

Question

다음 Verilog 코드의 회로도는 어떻게됩니까?

module mystery2(s, c, x, y, z); 
    input x, y, z; 
    output s, c; 
    assign {c, s} = x + y + z; 
endmodule 

내가 {c, s} 그들이 연결됩니다 것을 의미합니다 알고, 어떤이는 설계도처럼 보이는 무엇입니까? 그리고 x + y + z는 3 개의 입력 사이의 덧셈입니다. 맞습니까? 그리고 우리는 하나의 철사가 나오고 있습니까?

Answer 1

x + y + z은 3 개의 1 비트 와이어의 합계로 생각할 수 있지만 합계는 2 비트가 필요합니다. 따라서, 나는 {c,s}을 2 개의 1 비트 와이어가 "나오는"것으로 간주 할 것입니다.

주요 질문에 대한 답변은 회로가 구현되는 방식에 따라 다릅니다. 높은 추상화 수준에서 디지털 논리 함수를 설명 했으므로 코드에 대한 가능한 많은 설계도 표현이 있습니다.

합성 도구를 통해 코드를 실행하고 어떤 종류의 게이트 수준의 넷리스트가 생성되는지보십시오. 그런 다음 회로도 뷰어에서 봅니다. 공구가 당신을 위해 일하게하십시오.