system-verilog

    -1열

    1답변

    모니터 동기화

    메모리 검증을 위해 계층화 된 테스트 벤치를 구축하려고합니다. 드라이버 및 모니터 측에서 read_data (메모리의 데이터 제외)를 표시하고 있습니다. 문제는 모니터가주기 시작시에만 트리거된다는 것입니다. 하지만 read_write = 0이 될 때마다 모니터가 실행되기를 원합니다. 모니터가 모든 시나리오를 고려하지 않는 이유는 무엇입니까? 환경 클래스에서
    system-verilog 2017-09-29

    0열

    1답변

    2D 패킹 배열의 특정 비트에 값 지정 [시스템 - Verilog]

    2D 배열의 특정 비트 (코드 [i] [k])에 값을 할당하려고합니다. 이것은 네트 유형입니다. 그러나 assigned.reg [3 : 0] 코드 [0 : 3]이 아닌 값은 알 수없는 논리 값 'X'를 얻습니다. 여기에 항상 block.Here, 코드 및 codeLen 출력 유형 에 속한 코드가 루프 for(k=0;k<len;k++) begin if (tc
    system-verilog 2017-09-29

    0열

    2답변

    도달 할 수없는 평가에서 Verilog 널/유효하지 않은 슬라이스 범위

    때로는 슬라이스의 너비가 0이 아닌 경우 배열 슬라이스를 점검하려는 상황이 매개 변수화 된 코드로 나타납니다. 나는 다음과 같이 쓸 수 있습니다 : parameter SLICE_WIDTH; parameter SLICE_BASE; logic [my_array_size : 0] my_array; //... always_ff @ (posedge clk)
    verilog system-verilog 2017-10-03

    0열

    1답변

    SystemVerilog 제약에서 오버플로

    SystemVerilog의 정수 유형은 대부분의 언어와 마찬가지로 오버 플로우시 랩 어라운드합니다. 이것이 구속 조건에서도 사실인지 궁금합니다. 예를 들어 class Test; rand bit [3:0] a; rand bit [3:0] b; constraint c { a + b <= 4'h6; } endclass; 이 클래
    system-verilog 2017-10-06

    -1열

    1답변

    fseek과는 난

    는 헥스 파일에서 4 바이트를 읽을 수없는 것 시스템을 Verilog에서 작동하지 : module file_read(); integer fd,file_char; logic [7:0] captured_data; initial begin fd = $fopen("README.lz4", "rb"); while (!
    system-verilog 2017-10-08

    -2열

    1답변

    SystemVerilog의 매개 변수 종속적 case 문

    순차 논리 내부에 case 문이 있습니다 (항상 블록이 clock의 posedge에서 활성화 됨). 이 케이스는 매개 변수 PARAM에 따라 비트 폭이 다른 변수 var을 평가합니다. var 가능한 값을 모두 커버해야 case 문에 걸릴 수 있으며 값은 PARAM에 따라 다릅니다. 예를 들어, PARAM이 32이면 var은 5 비트이므로 32 개가 있어야합
    verilog system-verilog 2017-10-09

    -1열

    1답변

    randomize(), pre_randomize() 및 post_randomize()와 비슷한 SystemVerilog 클래스에 사용할 수있는 다른 메서드는 무엇입니까?

    SystemVerilog 클래스를 사용하여 수행 할 수있는 작업을보다 잘 이해하고 이해하기 위해 미리 정의 된 내장 SystemVerilog 클래스 메서드 목록이 필요합니다.
    system-verilog 2017-10-11

    0열

    2답변

    매크로를 사용하여 systemverilog의 신호 이름을 연결하십시오.

    signalverilog/verilog에서 두 개의 문자열을 연결하여 신호 이름을 만들려고합니다. 아래의 코드 조각에서는 lhs면이 잘 작동하는 것처럼 보이지만 rhs면은 그렇지 않습니다. 이 도구는 "bitemp이 아직 선언되지 않았습니다"라는 오류 메시지를 표시합니다. "clno"매개 변수에 하드 코드 된 값 "0"을 전달하면 lhs와 rhs 모두에서
    macros verilog system-verilog 2017-10-12

    0열

    1답변

    다른 채널의 카운팅이 분기 및 점프

    저는 계산 모듈을 구현하려고합니다. 내 기본 설정 : 신호 생성기에 연결된 IO 포트에 연결된 2 개의 BNC 케이블과 판독을 위해 USB/UART를 통해 PC에 연결되는 FPGA (자일링스 Artix-35T가있는 Digilent의 Arty). 내 신호 발생기는 1 Hz에서 TTL 신호를 생성합니다. 이제 채널 1, 채널 2, 채널 1 및 2의 이벤트 수를
    verilog fpga system-verilog counting 2017-10-18

    0열

    1답변

    VHDL 및 Verilog는 기술에 의존하지 않습니까?

    VHDL 또는 Verilog에서 무언가 (예 : CPU)를 설계하고 설계가 완료되면 설계가 certant 제조 공정 (14nm)으로 제한되거나 현재 (10,7,5,3nm) 공정에서 작동 할 수 있습니다 유효한?
    vhdl verilog system-verilog 2017-10-22
최근 질문