modelsim

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작업을 성공적으로 완료하기 위해 다른 VHDL 파일이 필요할 때 어떻게 Altera ModelSim에서 VHDL 파일을 시뮬레이트합니까?

첫 번째 VHDL은 26 개의 LED를 0에서 26까지 회전시키는 데 사용됩니다. 이렇게하려면 10hz 및 1hz에서 클럭 신호가 필요합니다. 사용 가능한 유일한 시계는 50Mhz입니다. 두 번째 VHDL 파일은 1 및 10hz로 가용 신호를 느리게하는 것입니다. .do 파일을 사용하여 시뮬레이션을 실행하여 파형을 만듭니다. 50Mz 시계는 잘 보이지만 1

vhdl modelsim 2014-09-14

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디자인 요소가 스크립트가있는 라이브러리에 존재하는지 확인

Tcl을 사용하여 ModelSim의 주어진 라이브러리 (내가 10.3c PE를 사용하고 있습니다)에 디자인 요소가 존재하는지 (컴파일되었는지) 확인하고 싶습니다. 적절한 기능을 찾지 못하는 것 같습니다. 이 이론과 같은 코드 : if {[design_object exists $lib.$entity]} { ... 이상적인 것은 아니지만, 내가 가

tcl modelsim 2014-09-18

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데이터 흐름 Verilog에서 벡터를 사용하는 방법과 사용하지 않는 방법은 무엇입니까?

ModelSim을 사용하고 ALU를 구현 중입니다. assign {cout,dst} = (op_i == add) ? scr0+scr1+cin: (op_i == sub) ? scr1-scr0: (op_i == shift_l) ? {scr0[15:0],cin}: (op_i == shift_r) ? {scr0[0]

system-verilog modelsim 2014-09-26

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UVM_INFO가 16 진수 값을 반환합니다.

아래 표시된 명령을 사용하여 Questasim에서 트랜잭션 클래스의 내용을 인쇄합니다. `uvm_info("VALUES", tx.sprint(), UVM_LOW); 내 거래의 내용 그들 중 A, B, ANS .ALL이 비트 있습니다 입니다. 그러나 문제는 십진수가 아닌 16 진수로 인쇄한다는 것입니다. 이 같은 보여주는 ans integral 8 'h1

system-verilog modelsim uvm 2014-10-07

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Verilog에서 두 개의 32 비트 피연산자를 곱하면

두 개의 32 비트 피연산자를 얻고 64 비트 출력을 반환하는 승수를 Verilog에 작성했습니다. 이 코드를 제대로 작동하는 5 비트로 테스트했지만이 코드를 실행할 때 아무 것도 일어나지 않고 시뮬레이션 ModelSim을 중지하거나 종료 할 수 없습니다. 이 문제에 대해 알고 있습니까? module multiplier_always(operand1,oper

verilog modelsim 2014-06-30

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는 (? 티클) 스크립트 쉘

에서 매개 변수로 테스트 벤치와 ModelSim을 실행에 내가 좋아하는 쉘에서 실행할 수있는 스크립트를 만들고 싶어 ModelSim을 열고, 단위를 컴파일하고, 원하는 테스트 벤치를로드하고, 시뮬레이션을 실행하고 싶습니다. 테스트의 이름은 매개 변수가됩니다. 난 이미원하는 단위를 시뮬레이션 (+ 파형에 신호를 추가) 컴파일하는 modelsim 명령을 포함하

shell tcl modelsim 2014-10-08

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SystemVerilog에서 지정된 종료 코드로 Modelsim을 끝내려면 어떻게해야합니까?

클럭킹 블록 cb_module을 사용하여 SystemVerilog에서 테스트 벤치를 작성하려고합니다. 내가 명령 줄에서와 ModelSim을 실행하고 있습니다 : vsim -c test_bench -do "run -all" 모든 것이 잘 작동하지만이 같은 주장이 실패 할 경우 ModelSim을 종료하고 0이 아닌 종료 코드를 반환하는 얻을 방법을 알아낼

verification system-verilog modelsim 2014-08-27

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알테라의 Quartus와 ModelSim을

내가는 Quartus에서 Verilog에 뭔가를 쓰고, 나에게 뭔가 이상한 등장하지만 아주 간단하고 실제로 이 코드는 주소 변경 제대로 module counter( input wire clock, input wire reset, output reg [4:0]address ); initial begin address

processor modelsim altera 2014-07-12

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Modelsim에서 'X'신호에 대해 경고하도록하려면 어떻게해야합니까?

저는 Modelsim을 사용하여 큰 디자인을하고 있습니다. 나는 모델 시뮬레이션이 작동하는 방식에 대해 읽었습니다. ModelSim이 시뮬레이션 단계에서 신호를 평가할 때 그것에 대해 경고하기 위해 'X'라는 빨간색 신호가있는 것으로 밝혀졌습니다. 디자인의 모든 신호를 나열하고 하나씩 살펴 보는 것은 불가능하다는 것을 알고 있습니다. 또한 모든 신호에 대해

modelsim 2014-09-01

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신호의 이상한 급증 ModelSim VHDL

저는 학교를위한 최종 프로젝트를 진행하고 있으며 Quartus 및 ModelSIM에서 VHDL로 작업 한 것은 이번이 처음입니다. 그것은 3 층에 서비스를 제공하는 엘리베이터의 제어 장치가되어야합니다. 몇 가지 신호에이 이상한 스파이크가 있으며 소스를 찾을 수없는 것 같습니다. 내가 가진 한 가지 문제점은 현재 바닥을 보여주는 위/아래 카운터에 신호를 보내

vhdl modelsim 2014-07-14

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