는이 코드 --RAM module
library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.numeric_std.all;
entity RAM is
generic(
address_length, data_length : integer);
port(
addr : in std_logic
ModelSim Student Edition 10.2c를 사용하여 Verilog 프로젝트를 실행하는 데 문제가 있습니다. # vsim -gui work.testbench
# Loading work.testbench
# Loading work.circuit1_assign
# ** Error: (vsim-3033) C:/Modeltech_pe_edu_10
신호에 숫자 값이 아닌 텍스트를 표시하도록 ModelSim 시뮬레이션을 만들 수 있습니까? 나는 localparam S_IDLE = 2'b00;
localparam S_START = 2'b01;
localparam S_STOP = 2'b10;
예를 들어 S_IDLE를 표시하는 방법은 신호보다는 00에, 거기에, 상태 머신 상태라고 몇이? 감사. re
나는 모델링으로 LEON3을 시뮬레이션합니다. 이후 vsim을으로 만들면 modelsim을 호출 할 때 do-file을 얻습니다. 경고 메시지가 표시되며이 메시지가 지금 관련이 있는지 여부를 알 수 없습니다. 사실 나는 그것이 무엇을 의미하는지 모른다. # ** Warning: [6] /path/to/lib/tech/ec/orca/orca.vhd(14744
VHDL에서 CPLD를위한 간단한 펄스 생성기를 만들려고합니다. 모듈에 연결된 버스의 입력 상태에 따라 특정 작업을 수행해야하는 의 일련 번호가 인 경우 entity pulse_gen is
Port (CLK : in STD_LOGIC;
pulse_sel_in : in STD_LOGIC_VECTOR (2 downto 0);
pulse_
이 실습의 요점은 ModelSim의 모듈 코드를 시뮬레이트하여 타이머가 테스트 벤치 (변경 불가능)를 사용하여 작동 함을 보여주는 것입니다. 시뮬레이션 할 때 시계 파형 만 변경되고 모든 16 진수 디스플레이는 항상 0b1000000입니다. 누군가 타이머가 작동하지 않는 이유를 찾도록 도와 줄 수 있습니까? CODE : library ieee;
use i
나는 tcl 스크립팅을 사용하여 modelsim 시뮬레이션을 실행하고 있으며 모든 모델은 내 자신의 "puts"문을 제외하고 스크립트 창에 에코를 해제하고 싶습니다. 내 TCL 스크립트 루프 A는 명령 실행 : eval vsim $vsim_opt work.my_top_level.vhd을하지만 이것은 VSIM 명령을 반향 ModelSim을 발생 .. 나는 또
std_ulogic위한 다른 동작 I가 두 디자인 가지고 library ieee;
use ieee.std_logic_1164.all;
entity eq_test1 is
port (a,b : IN std_logic_vector (1 downto 0);
o : OUT std_logic);
end eq_test1;
architec
죄송합니다.이 웹 사이트를 처음 사용하지만 거의 2 일 동안 답변을 검색했습니다. 저는 VHDL을 처음 사용하고 있으며, 간단한 16 비트 ALU를 지정하도록 과제가 지정되었습니다. 이 ALU에는 RTL 디자인뿐 아니라 행동 적 아키텍처도 2 가지 아키텍처가 필요합니다. 내가 원하는만큼 완전한 코드를 가지고있다. 내가 알 수없는 것은 내가 ModelSim의
cygwin에서 Modelsim 시뮬레이터를 시작하려고합니다. 나는 Cygwin에서의 VCOM을 사용하여 컴파일 할 수 있어요,하지만 난 ./vsim 입력 할 때 나는 다음을 참조 : 읽기 C : /modeltech_pe_10.2a/tcl/vsim/pref.tcl # 10.2a 그리고 아무 일도 일어나지 않습니다. Windows 명령 프롬프트를 통해 vsi