: rolfed.com/nehalem/nehalemPaper.pdf
Each core in the architecture has a 128-bit write port and a
128-bit read port to the L1 cache.
128 비트 = 16 바이트/클럭을 (물품 AND 128 비트 = 16 바이트/클럭 판독 I 읽고 쓰기 결합 할
단일주기?)
The L2 and L3 caches each have a 256-bit port for reading or writing,
but the L3 cache must share its port with three other cores on the chip.
은 L2와 L3는 읽을 수 및 포트는 하나의 시계에 사용되는 쓰기?
Each integrated memory controller has a theoretical bandwidth
peak of 32 Gbps.
대기 시간 (클럭 틱), 일부는 LMbench에서의 lat_mem_rd CPU-Z의 latencytool 또는 측정 - 제대로 인텔 코어 i7과 같은 현대적인 순차적 (out-of-order) 코어를 측정하기 위해 모두 긴 연결 사용합니다 목록 도보
L1 L2 L3, cycles; mem link
Core 2 3 15 -- 66 ns http://www.anandtech.com/show/2542/5
Core i7-xxx 4 11 39 40c+67ns http://www.anandtech.com/show/2542/5
Itanium 1 5-6 12-17 130-1000 (cycles)
Itanium2 2 6-10 20 35c+160ns http://www.7-cpu.com/cpu/Itanium2.html
AMD K8 12 40-70c +64ns http://www.anandtech.com/show/2139/3
Intel P4 2 19 43 200-210 (cycles) http://www.arsc.edu/files/arsc/phys693_lectures/Performance_I_Arch.pdf
AthlonXP 3k 3 20 180 (cycles) --//--
AthlonFX-51 3 13 125 (cycles) --//--
POWER4 4 12-20 ?? hundreds cycles --//--
Haswell 4 11-12 36 36c+57ns http://www.realworldtech.com/haswell-cpu/5/
대기 시간 데이터의 좋은 소스는 7cpu web-site입니다. Haswell의 경우 : http://www.7-cpu.com/cpu/Haswell.html
lat_mem_rd 프로그램에 대한 추가 정보는 man page 또는 here on SO입니다.
@osgx : 프로그래밍 관련 질문이 아닌 serverfault 등으로 이동 하시겠습니까? – TFD
@TFD, 아니오, 이것은 * 매우 * 프로그래밍 관련입니다. –
Robert Schoon, Wolfgang E. Nagel 및 Stefan Pfluuger, 정보 서비스 및 고성능 컴퓨팅 센터, Technische Universitäat Dresden, 01062 드레스덴, 독일에서 "Intel 코어 2 아키텍처의 캐시 대역폭 분석"을 참조하십시오. 이 백서에서는 컴퓨팅 코어와 다른 캐시 사이의 측정 된 대역폭 인 이 제시됩니다. STREAM 벤치 마크 1은 과학자들이 대역폭 대역폭을 결정하는 데 가장 많이 사용되는 커널 중 하나입니다. 깊은 통찰력을 얻으려면 STREAM 벤치 마크를 다시 설계하여 작은 문제 크기에 대해서도 정확한 값 을 얻으십시오. – osgx