VHDL - 동적 std_logic_vector 크기

Question

std_logic_vector을 선언하여 입력 크기에 따라 크기가 계속 변경 될 수있는 방법이 있습니까?

내가하고 싶은 것은 std_logic_vector을 8 비트 입력 한 다음 입력 값을 저장하는 동적 인 std_logic_vector 신호입니다. 그런 다음 다음에 입력 값이 다시 수신되면 동적 신호의 끝에이 값을 연결합니다.

Answer 1

찾고있는 동작을 수행 할 수 없습니다. std_logic_vector의 크기는 컴파일 할 때 알아야합니다. VHDL은 하드웨어를 설명하는 데 사용되기 때문에 동적 크기 인 std_logic_vector은 동적 하드웨어에 해당합니다 (예 : 런타임 중에 더 많은 레지스터가 인스턴스화 됨). 이건 불가능 해.

당신이 말하는 것은 시프트 레지스터 같은 것입니다. std_logic_vector(MAX_LEN-1 downto 0)을 정의한 다음 새 값을 받으면 각 바이트를 상위 바이트 위치로 옮길 수 있습니다.