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하나의 블록에서 16 비트 std_logic_vector의 출력을 가지고 오전.하지만 나중에 단계에서 나는 합성 문제를 만드는 낮은 8 비트 std_logic_vector.it 사용해야 ... 제발 ... 어떻게이 문제를 방지 말해 ..16 비트 std_logic_vector 낮은 8 비트 std_logic 벡터 vhdl
A
답변
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당신이이 같은 개별 바이트에 액세스 할 수 있습니다 std_logic_vector 16 비트가있는 경우 :
signal largeVariable : std_logic_vector(15 downto 0);
signal lower8bitsVariable : std_logic_vector(7 downto 0);
signal upper8bitsVariable : std_logic_vector(7 downto 0);
(...)
lower8bitsVariable <= largeVariable(7 downto 0); --Store the lower 8 bits of largeVariable
upper8bitsVariable <= largeVariable(15 downto 8); --Store the upper 8 bits of largeVariable
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당신이 몇 가지 코드를 공유 할 수 있습니까? 문제를 이해하는 데 도움이 될 수 있습니다. 그러나 일반적으로 이것은 합성 문제를 일으키지 않아야합니다. 구문 문제가 더 있습니다. – vermaete
실제로 .. 우리는 버스의 절반을 사용하고 있습니다 ... 나머지 핀은 연결되어 있지 않습니다. 실제 하드웨어의 문제는 다음과 같습니다. 구조용 모델링 후 .. 다음 블럭 (15 downto 0) 7 downto 0) portmap에서 .. 그래서 어떻게해야합니까 15 downto 8 – NjN
어떤 합성 문제가 점점? 일부 코드 및 오류 메시지를 게시 하시겠습니까? –