시스템 Verilog - 반전/반전 신호 강제 실행

Question

이 방법을 사용하여 신호의 비트를 반전하도록하려면 true입니까?

1.

task 
begin 
force higher_level.lower_level.a[1] = ~higher_level.lower_level.a[1]; 
end 

나는 기껏해야 혼합 된 결과로 이것을 시도했습니다. 때로는 비트가 뒤집기도하고 때로는 동일하게 유지되기도합니다.

2.

task 
begin 
if(higher_level.lower_level.a[1] == 1'b1) 
force higher_level.lower_level.a[1] = 1'b0; 
else 
force higher_level.lower_level.a[1] = 1'b1; 
end 

가되어 아래와 같이

그러나 나는 또한 모든 시간을 작동하는 비트를 틀지 같은 목적으로 덜 우아한 코드를 작성했습니다 첫 번째 코드 비트를 뒤집기의 좋은 방법이 아닌가요? 아니면 내가 놓친 다른 것이 있습니까? higher_level.lower_level.a[51:0]는 52 비트 신호를 인

감사 : D

Answer 1

아니, 그 첫 번째 방법은 작동하지 않을 것이다. 만약 그렇다면 무한 루프 발진기와 같을 것입니다.

두 번째 방법은 a을 샘플링 할시기를 결정해야하는 샘플링 프로세스를 설정해야합니다.

a가 일부 표현식에 의해 유도되는 경우 해당 표현식의 역수가되게 할 수 있습니다.