Verilog에서 매개 변수가있는 모듈을 어떻게 정의합니까?

Question

add 매개 변수가있는 모듈을 정의하려고하지만 새 인스턴스에 대한 선언이 잘 수행되지 않습니다.

나는이 모듈의 인스턴스를 정의하려면 :

module add #(parameter wd=1) (input wire [wd-1:0] a,b, output wire [wd-1:0] o); 

    assign o = a + b; 

endmodule 

내가이 줄을 시도를하지만 오류 얻을 :

add len_plus_1 #(8)(.a(len),.b(8'h1),.o(lenPlus1)); 

Answer 1

이 인스턴스 이름은 매개 변수 지정 후 제공해야합니다 :

add #(8) len_plus_1 (.a(len),.b(8'h1),.o(lenPlus1)); 

이 구문은 IEEE 표준 (예 : 1800-2009)에 지정되어 있습니다.