memory-segmentation

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ESP 및 SS는 무엇을 참조합니까? 예를 들어, 컨텍스트 스위치가 완료된 후 링 0의 특권 레벨로 TASK_1에서 링 0의 동일한 특권 레벨 (ESP 및 SS) 또는 (SS0 및 ESP0)으로 다른 TASK_2로 태스크를 전환하는 경우 . 1- 작업 내 "스택"스위치의 경우에만 SS0, SS1, SS2가 사용됩니까? 2 SS가 임의의 권한 레벨의 스택 세

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운영체제에서의 프로그래머와 세분화

운영체제의 세분화는 여러 세그먼트로 나누어 져 있다는 것을 알게되었습니다. (프로그램의 경우 심볼 테이블, 소스 텍스트, 스택을 나타낼 수 있습니다.) 시작 단위 이 값은 MMU (?)가 오프셋 이외에 실수를 가져 오는 데 사용하는 가상 주소입니다. 분할의 뚜렷한 이점은 각 세그먼트가 주소 0에서 시작하기 때문에 여러 프로세스가 단일 세그먼트 (예 : 공유

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load_seg_reg (ES, 0xfffc) : 부팅 섹터에서 커널 코드를 실행할 때 세그먼트가 올바르지 않습니다.

그래서 간단한 OS를 구축하고 부팅 섹터에서 커널 코드를 호출 할 때 위에 언급 한 오류가 발생합니다. 나는 고생하고 며칠 동안 고생했다. 코드 KERNEL_OFFSET에서 코드가 실패합니다. 내가 잘못된 세그먼트로 점프하려고했기 때문에 그 실패를 알고 있지만 어떻게 그리고 어디서 그림을 그릴 수 없습니다. 나는 또한 실제로 디스크를 읽지 않는 것으로 나타

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세분화를 통해 코드 또는 데이터를 공유하는 방법은 무엇입니까?

각 프로세스의 세그먼트 (스택 세그먼트, 코드 세그먼트)가 있고 각 가상 주소에는 세그먼트 번호와 오프셋이 있음을 읽습니다.이 구성표는 프로세스간에 코드 공유를 허용합니다. 나는 공유의 아이디어를 이해하지 못했습니다 공유 예제를 설명해 주시겠습니까?

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두 개의 겹치는 데이터 세그먼트 (예 : Linux 커널)가있는 이유는 무엇입니까?

온라인 리눅스 커널과 많은 x86 튜토리얼에서 두 코드 세그먼트와 두 개의 데이터 세그먼트를 사용하는 것이 좋습니다. 두 개의 코드 세그먼트가 필요하다는 것을 이해합니다. CPL이 DPL (일치하지 않는 세그먼트의 경우)과 정확히 일치해야하기 때문입니다. 그러나이 튜토리얼과 StackOverflow 관련 질문 중 특히 두 가지 데이터 세그먼트가 필요한 이유

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메모리 관리 - 세그멘테이션 및 페이징

세그먼트 화 및 페이징을 사용하여 논리 주소가 32 비트 인 메모리 관리 시스템을 고려하십시오. 오프셋에는 12 비트, 세그먼트 번호에는 9 비트, 페이지 번호에는 11 비트가 포함됩니다. ? 각 페이지의 크기는 얼마입니까? ? 프로세스 당 최대 페이지 수는 얼마입니까? 도와 주실 수 있습니까? 감사 메시지

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기본적으로 어떤 세그먼트 레지스터가 사용됩니까?

저는 인텔 매뉴얼에서 컴퓨터 아키텍처를 공부하고 있습니다. 내가 이해하는 것은 세그먼트 선택기와 오프셋으로 구성된 논리 주소라는 것입니다. 기본적으로 CS register<<4 + offset입니다. Segment Selector은 세그먼트 선택기의 TI 비트에 지정된대로 GDT 또는 LDT에 매핑됩니다. GDT는 BASE, LIMIT 및 RPL이고 출력은

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프로세서는 어떻게 가까운 수익에서 먼 수익을 식별 할 수 있습니까?

인텔의 커다란 매뉴얼을 읽으면서 원거리에서 돌아오고 싶다면 다른 코드 세그먼트에있는 프로 시저에 대한 호출 인 경우 반환 명령을 내리면됩니다 (스택 포인터를 이동시키는 즉각적인 인수가있을 수 있음) 포인터가 터진 후 n 바이트 씩 올라간다). 이것은 올바르게 해석하면 하드웨어가 세그먼트 선택기와 올바른 레지스터에 오프셋을 적용하기에 충분합니다. 그러나 시스

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8086 마이크로 프로세서의 세분화 이점

8086 마이크로 프로세서의 세분화 이점은 무엇입니까? 세분화의 중요성을 느끼지 못합니다. 더 많은 메모리를 관리합니까?

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어셈블리에서 CS : IP의 의미는 무엇이며 어떻게 작동합니까?

무엇을 의미하는지 이해할 수 없습니다. cs:ip. :의 역할은 무엇입니까?