입력 포트 선언 형식

Question

Verilog I2S 모듈 을 발견했으며이를 이해하려고합니다. 온라인뿐만 아니라 튜토리얼로,

input [AUDIO_DW-1:0] left_chan, 
input [AUDIO_DW-1:0] right_chan 

다음

reg [AUDIO_DW-1:0]  bit_cnt; 
reg [AUDIO_DW-1:0]  left; 
reg [AUDIO_DW-1:0]  right; 

난 여전히 내 텍스트를 Verilog를 학습하고 있어요 :

모듈은 다음 delaration 더 아래 다음 parameter AUDIO_DW = 32 함께 시작 이 포트 선언 형식을 제안하지 마십시오.

Answer 1

버스입니다. 매개 변수는 단지에 대체 도착이 같은 말을하는 것과, 그래서 :., 당신은 두 개의 32 비트 입력 버스 및 3 개의 32 비트 레지스터를 선언하고있다

input [31:0] left_chan, 
input [31:0] right_chan 

reg [31:0]  bit_cnt; 
reg [31:0]  left; 
reg [31:0]  right; 

.

모듈이 인스턴스화 될 때 defparam을 사용하여 매개 변수 값을 무시할 수 있습니다.