2016-06-24 2 views
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Verilog (Vivado)에 모듈을 작성하고이를 테슬 벤치로 작성했습니다. 시뮬레이션을 통해 테스트 벤치의 모든 변수에 대한 파형 창이 표시됩니다. 모듈 내의 변수를 파형 창에 표시 할 수 있습니까?비바도의 파형 창에 모듈 변수를 표시하는 방법

들으 (임 Vivado 2015.4 사용)

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? VCD 인 경우 [IEEE Std 1800-2012] (http://standards.ieee.org/getieee/1800/download/1800-2012.pdf) 섹션의 $ dumpvars를 확인하십시오. 21.7 _Value dump (VCD) 파일 변경 _ – Greg

답변

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당신이 UUT 또는 계층 구조의 모든 수준에서 모든 모듈, 해당 모듈이 나타나고 파형보기로 드래그 할 수 있습니다에 "지역 변수"목록을 클릭합니다.

시뮬레이션을 열면 기본 선택한 모듈이 맨 위에 표시되므로 테스트 벤치 변수 만 표시됩니다.

테스트 피팅에서 UUT의 출력 포트를 할당하는 일이 너무 쉽지 않으므로 계층 구조에서 그저 잡아 당기기 만하면됩니다. 생성되는 파형의 어떤 종류의

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