Verilog의 배열 및 멀티플렉서

Question

나는 배열이 어떻게 Verilog에서 합성되는지 알고 싶어합니다. 그것은 배열이나 다른 어떤 크기의 MUX를 생성합니까? 대형 MUX 합성을 피할 수있는 몇 가지 기술이 있습니까?

Answer 1

배열이 읽기 전용이면, 다음은 ROM (또는과 RAM 장애인 쓰기 가능!)

를 배열, 쓰기 가능한 경우로 구현됩니다 다음 거기에 쓰기 방법에 대한 규칙 RAM 블록이 추론되는지 확인하기 위해 발생합니다.

Answer 2

일반적으로 큰 배열은 합성 옵션에 따라 동적 램으로 합성 될 수 있지만 원하는 경우 큰 mux가있는 플립 플롭의 거대한 필드로 구현할 수도 있지만 동적 램을 사용하는 것이 가장 좋습니다 대형 어레이를 합성하는 면적 효율적인 방법.

동적 램을 사용하는 경우 일반적으로 사이클 당 하나 또는 두 개의 읽기 또는 쓰기로 제한됩니다 (램의 모든 항목을 한 번에 업데이트 할 수 없음).