Verilog에서이 구문은 무엇입니까?

Question

module exmaple(input a, b, input in[2:0], output d, e, output out[5:0])

Verilog를 처음 사용하고 무엇이 input in[2:0]을 의미하는지 이해하려고합니다.

Answer 1

유효하지 않은 Verilog (IEEE-1364), SystemVerilog (IEEE-1800)입니다. SV를 사용하면 포트를 다차원 배열로 선언 할 수 있으므로이 경우 in은 단일 비트 와이어 배열로 선언됩니다.

일반적으로 포트에 대한 벡터를 사용하려는 경우 Verilog 및 SystemVerilog에서 모두 유효한 input [2:0] in을 사용합니다. 그러나 포트 유형이 integer 또는 time과 같이 벡터가 될 수없는 경우이 방법을 사용해야합니다.