내 코드가 합성 가능 여부를 어떻게 알 수 있습니까? [Verilog]

Question

톱 다운 방식을 사용하여 Verilog에서 회로를 설계 할 때, 회로의 동작부터 시작하여 모든 모듈에서 세부 사항을 정의하여 합성 가능한 구조 회로를 구성 할 수 있습니다. 하지만 내 코드가 합성 가능한지 어떻게 알 수 있습니까? Verilog에서 합성 지원을 위해 따라야 할 지침이 있습니까?

Answer 1

'표준'은 IEEE 1364.1이지만 마틴은 각 도구가 원하는대로 지원한다는 점을 지적했습니다. 무료 리소스가 필요한 경우 Xilinx XST User Guide을 사용하는 것이 좋습니다.

또한 구조 Verilog는 일반적으로 Netlist에 가까운 설명을 작성한다는 의미이며이 경우 사용할 구문은 합성 할 수있는 부분 집합입니다.

Answer 2

사용할 합성 도구와 함께 제공되는 설명서를 읽으십시오. 이렇게하면 할 수있는 일이 표시됩니다. 때로는 의도 한 결과를 얻기 위해 코드를 작성해야하는 매우 구체적인 방법이 있습니다.

궁극적으로 경험을 이길 수있는 것은 없습니다. 코드 (또는 그 일부)를 일정한 간격으로 신디사이저를 실행하고 도구가 생성하는 것을 확인하십시오.