Verilog 입력의 시프트 비트

Question

왼쪽 및 오른쪽으로 시프트하려는 4 비트 입력 A가 있습니다. 쉬프트 된 값을 아웃풋에 할당하는 대신에 입력을 쉬프트하는 것이 가능한지 궁금합니다. 예를 들어 B = A < < 1을 할 수 있지만 새로운 변수를 만들고 싶지 않습니다. 일단 입력을 시뮬레이션하면 입력 자체가 이동 될 수 있습니까?

Answer 1

당신은 모듈 내부에서 입력 값을 변경할 수 없습니다,하지만 당신은 위의 수준에서 포트에 연결할 때 당신은 그것을 이동 할 수 있습니다

module foo (A); 

    input [3:0] A; 

endmodule 

module tb; 

    wire [3:0] signal = 4'b0101; 
    foo u_foo (.A(signal << 1)); 

endmodule