DCM in Xilinx 10.1

어떻게 DCM에서 다른 시계를 생성 할 수 있습니까? 자일링스 10.1에서 단일 디지털 시계 매니저 IP 코어를 사용하여 20mhz, 24mhz, 28mhz, 32mhz, 클럭을 동시에 사용한다고 가정 해 보겠습니다.DCM in Xilinx 10.1

아마도 카운터/분배기가 갈 수있는 방법일까요? –

자일링스 CoreGen 애플리케이션에서 시계 마법사를 사용해보십시오.

2010-09-02 20:43:24 OutputLogic

각 디바이스 제품군은 서로 다른 DCM 구현을 가질 수 있습니다. 더 자세히 살펴 보려면 다음을 고려해야합니다. -

어떤 자일링스 FPGA를 대상으로합니까?

및

입력 클럭 빈도는 무엇입니까?

각 DCM은 Clk, Clk 2x, Clk DV (Divde) 및 Clk Fx (주파수 합성)를 제공 할 수 있습니다.

ClkDv의 나누기 비율 (1.5 ~ 16)을 지정할 수 있습니다.

여러 (M) 및 분열 (D) 값을 제공 ClkFx 들어

, 클럭 속도는 입력 * M/D.

그래서 단일 DCM에게 제공 할 수없는 20MHz로, 24MHz의, 28MHz의 및 32mhz 후이고 당신이 요구하는 시계.

OutputLogic에 언급 된 시계 마법사를 사용하면 가능한 조합으로 재생할 수 있습니다. Xilinx 웹 사이트에서 webpack을 다운로드하면 시계 마법사를 사용할 수 있습니다.

2010-09-20 10:45:48 George

또한 DCM에는 최소 입출력 주파수가 있습니다 ... OP는 일부 임계 값보다 낮을 수 있습니다. 가장 간단한 것은 로직에서 나누기를 시계 방향으로 돌리고 BUFG를 통과하는 것입니다. 그러나 이것 역시 설정에 따라 다릅니다. –

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