Verilog HDL의 클록주기 항상 차단

Question

이것은 Cavanagh의 Verilog HDL : 디지털 설계 및 모델링에서 가져온 것입니다.

//clock generation using initial and always statements 

module clk_gen2 (clk); 

output clk; 
reg clk; 

//initialize clock to 0 
initial 
    clk = 1'b0; 

//toggle clock every 10 time units 
always 
    #10 clk =~ clk; 

//determine length of simulation 
initial 
    #100 $finish; 

endmodule 

그 설명의 일부는 말한다

[...] 항상 문주기 시계 20 개 시간 단위의 시계 기간 동안 매 10 개 시간 단위.

나는 20 시간 단위로 길을 잃었다. 그게 어디서 온거야?

Answer 1

항상 블록은 10 시간 단위마다 클럭 신호 상태 (높음에서 낮음 및 낮음에서 높음)를 변경합니다. 시계가 10 시간 단위마다 변경되면주기는 20 시간 단위가됩니다 (예 : 시계가 10 초마다 변경되면 절반주기는 10 초이고 기간은 20 초가됩니다).

Answer 2

두 개의 두 개의 시계를 토글하여 한주기을 생성해야합니다.