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Verilog에서 강제로 강제로 사용하는 것과 강제없이 사용하는 것의 차이점은 무엇입니까?Verilog에서 신호를 강제로 사용하는 힘과 힘을 사용하지 않는 것의 차이점은 무엇입니까?
여기
top();
wire temp;
reg temp2;
endmodule
을 Verilog에 샘플입니다 그리고 다음과 같이 그 온도 및 TEMP2 신호를 강제로합니다.
이 경우 경우 1
top();
wire temp;
reg temp2;
initial begin
top.temp = 1'b1;
top.temp2 = 1'b1;
end
endmodule
, 나는 다음과 같은 몇 가지 오류가있어.
top.slwr_w = 1'b1; | ncvlog : * E, WANOTL :이 컨텍스트에서는 네트가 법적 lvalue가 아닙니다 [9.3.1 (IEEE)].
'힘없이'이런 식으로 사용하고 싶다면 강제로 '철수'가 아닌 'reg'만 강제해야합니까? 강제로 무단으로 강제 연결하려면 어떻게해야합니까?
이 경우 2
top();
wire temp;
reg temp2;
initial begin
force top.temp = 1'b1;
force top.temp2 = 1'b1;
end
endmodule
경우, 나는 '힘'와 함께 사용 어떤 오류가 없다.
질문 1. 먼저 케이스 1과 케이스 2의 차이점을 강제 방식으로 알고 싶습니다.
Q2. 그리고 어떤 경우에 좋을까요?