깊은 RISC 파이프 라인에서 캐시 미스 페널티

Question

깊은 파이프 라인 처리 된 프로세서에서 캐시 미스 패널티가 더 큰 이유는 무엇입니까?

파이프 라인의 마지막 단계에서 누락이 발생하면 지연 시간이 더 길어질 수 있습니까? 또는 파이프 라인에 너무 많은 명령어가 있기 때문에?

Answer 1

일반적으로 각 파이프 스테이지의 사이클 시간을 줄이기 위해 더 깊은 파이프 라인을 구현합니다.

두 개의 주문형 단일 발행 파이프 라인 프로세서 마이크로 아키텍처를 고려하십시오.

uA1은 5 단계 파이프 라인과 2ns 사이클 시간을가집니다. uA2는 10 단계 파이프 라인과 1ns 사이클 시간을가집니다.

전체 캐시 미스는 DRAM에서 전체 캐시 라인을로드해야합니다 (적어도). 행 활성화, 행 단어의 버스트 읽기 및 행 사전 충전을 포함하여 100ns가 소요된다고 가정하십시오.

uA1이 캐시 미스를 취하면 100ns 동안 정지합니다. 50 클럭 사이클, 예를 들어. 50 발급 슬롯. uA2에서 캐시 미스가 발생하면 100A가 지연됩니다. 100 클록 사이클, 예를 들어. 100 발급 슬롯.

여기서 캐시 미스 패널티 (명령 발급 슬롯 누락)는 파이프 라인 처리 된 프로세서의 2 배입니다.