초기 또는 항상 블록을 사용하지 않고 $ display를 사용하는 방법

Question

$ 표시 문을 사용하여 initial 또는 always를 사용하지 않는 Verilog 모듈을 디버깅하려고합니다. 그러나 이들은 초기 또는 항상 블록 외부에서 불법으로 보입니다. 왜 그런가요? 내 대안은 무엇입니까?

Answer 1

왜? 이것이 IEEE 표준에서 어떻게 지정했기 때문입니다.

대안은 테스트 벤치에서 모듈 인스턴스로 범위를 좁히는 것입니다. 테스트 벤치에는 initial 또는 always 블록이 있으며, $display이라고합니다. 또 다른 유용한 시스템 작업 $monitor입니다 :

module tb; 

reg a = 0; 

dut dut (.a(a)); 

initial begin 
    $monitor("time=%0t, a=%b, b=%b", $time, a, dut.b); 
    #5 a = 1; 
    #5 a = 0; 
    #5 $finish; 
end 

endmodule 

module dut (input a); 
    wire b = ~a; 
endmodule 

당신은 시뮬레이션을 실행할 때 출력의이 종류를 얻어야한다

:

time=0, a=0, b=1 
time=5, a=1, b=0 
time=10, a=0, b=1 

업데이트 : dut.b 신호는 아래 범위에 당신을 허용하는 계층 지정자입니다 최상위 모듈 (tb)의 다른 모듈로 복사하십시오. dut은 인스턴스 이름이고 b은 dut 인스턴스 내의 신호 이름입니다. 마침표는 인스턴스 이름과 신호 이름을 구분합니다.