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L-1 캐시 인 I- 캐시의 캐시 대역폭을 늘리는 최적화 기법으로 파이프 라인 캐시 액세스를 구현하려고합니다. Verilog에서이 작업을 수행해야합니다. 캐시 크기는 64KB이고 블록 길이가 4 단어 인 양방향 연관입니다.파이프 라인 I- 캐시 액세스 구현
파이프 라인 캐시 액세스가 어떻게 작동하는지 아직 명확하지 않습니다. 설명이 이론적으로 주어 지거나 더 나은 이해를 위해 제공되는 링크라면 정말 도움이 될 것입니다. 나는 이미 그물을 연구했고 좋은 읽을 거리를 찾을 수 없었다. 파이프 라인 캐시 액세스의 2 단계가 무엇인지 알고 싶습니다. 어떻게 대역폭을 향상시킬 수 있습니까?