Verilog에서의 FFT 구현 : 중첩 for 루프를 사용한 오류

Question

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FFT implemetation in Verilog: Assigning Wire input to Register type array

난 FFT 버터 플라이 모듈 두번째 스테이지의 입력에 첫 번째 스테이지의 출력을 지정할. 나는 두 번째 단계의 입력에 따라 첫 번째 단계의 출력을 다시 주문해야한다. 다음은 스와핑을 구현하는 코드입니다.

always@ (posedge y_ndd[0] or posedge J) 
begin 

if(J==1'b1) 
begin 
    for (idx=0; idx<N/2; idx=idx+1) 
    begin 
     IN[2*idx] <= X[idx*2*X_WDTH+: 2*X_WDTH]; 
     IN[2*idx+1] <= X[(idx+N/2)*2*X_WDTH+: 2*X_WDTH]; 
    end 
end 

else 
begin 
    level=level+1; 
    modulecount=0; 
    for(jj=0;jj<N;jj=jj+(2**(level+1))) 
     begin 
     for (jx=jj; jx<jj+(2**level); jx=jx+1)//jj+(2**level) 
     begin 
      IN[modulecount] <=OUT[jx]; 
      IN[modulecount+1] <=OUT[jx+(2**level)]; 
      modulecount=modulecount+1; 
     end 
     end 
end 

end 

이렇게 합성하면 2 개의 오류가 발생합니다.

ERROR:Xst:891 - "Network.v" line 161: For Statement is only supported when the new step evaluation is constant increment or decrement of the loop variable. 
ERROR:Xst:2634 - "Network.v" line 161: For loop stop condition should depend on loop variable or be static. 

비등 증분 및 비 정적 정지 코드를 사용할 수 없습니까?

그렇다면 어떻게 처리할까요?

도움을 주시면 감사하겠습니다. 미리 감사드립니다.

Answer 1

합성 도구는 루프를 풀어서 회로를 합성합니다. 따라서 일정한 횟수만큼 반복하는 루프 만이 컴파일/생성 시간에 상수를 알 수 있습니다.

중지 값을 알 수없는 경우 최대 반복 횟수를 가정하여 중지 조건으로 사용할 수 있습니다. 그러면 루프 내부 조건문 원래 정지 조건을 추가

 for (jx=jj; jx < MAX_LOOP_ITERATION; jx=jx+1)//jj+(2**level) 
     begin 
      if (jx<jj+(2**level)) // <---------- Add stop condition here 
      begin 
      IN[modulecount] <=OUT[jx]; 
      IN[modulecount+1] <=OUT[jx+(2**level)]; 
      modulecount=modulecount+1; 
      end 
     end 

을 N이 일정하지 않으면, 외부 루프는 또한 유사한 조건문을 사용하여 고정한다. 또한 증분 값을 수정하고 매번 상수 값을 추가해야합니다. 조건문을 사용하여 확인하십시오. jj==jj+(2**(level+1))

분명히, 최대 개수가 최악의 지연과 최소 클록주기를 증가시킬 수 있으므로주의해야합니다.

Answer 2

//ll,level,K has to be declare. 
always@ (posedge y_ndd[0] or posedge J) 
    begin 

    if(J==1'b1) 
     begin 
     for (idx=0; idx<N/2; idx=idx+1) 
      begin 
      IN[2*idx] <= X[idx*2*X_WDTH+: 2*X_WDTH]; 
      IN[2*idx+1] <= X[(idx+N/2)*2*X_WDTH+: 2*X_WDTH]; 
     end 
    end  
    else 
     begin 
     ll=ll+1; 
     modulecount=0; 
     for(level=0;level<K;level=level+1) //K time you need to execute 
      begin 
      if(ll==level) 
       begin 
       for(jj=0;jj<N;jj=jj+(2**(level+1))) 
        begin 
        for (jx=jj; jx<jj+(2**level); jx=jx+1) 
         begin 
         IN[modulecount] <=OUT[jx]; 
         IN[modulecount+1] <=OUT[jx+(2**level)]; 
         modulecount=modulecount+1; 
        end 
       end 
      end 
     end 
      //ll=ll+1; 
    end 
end 

시도해 볼 수 있습니다. 그것은 작동해야합니다. 그러나 문제는 바깥 고리가 K 번 실행됩니다.