For-loop for for 루프 VHDL

Question

특정 엔티티의 출력은 벡터의 모든 위치와 모든 입력에 따라 다릅니다. 이것을 구현하는 가장 쉬운 방법은 for-loop의 for-loop 인 것 같습니다. 그러나 대한 루프 두 번째 실패 13.0sp1의 Quartus II는 :

VHDL syntax error at mcve.vhd(24) near text "IN"; expecting "(", or "'", or "." 

나는 구문을 엉망 수도 있지만, 나는 확실히 VHDL 루프에서 반복 할 수 있어요.

for 루프에서 for 루프의 올바른 구현은 무엇입니까? 여기 내가 지금까지 얻은 것이 있습니다.

library IEEE; 
use IEEE.STD_LOGIC_1164.ALL; 
use IEEE.NUMERIC_STD.ALL; 

TYPE ANAT_SLV16 IS ARRAY (NATURAL RANGE <>) OF STD_LOGIC_VECTOR(15 DOWNTO 0); 

ENTITY mcve IS 
    GENERIC(
     PORTS : POSITIVE := 256; 
     HPORTS : POSITIVE := 128 
    ); 
PORT(
    X : IN ANAT_SLV16(PORTS - 1 DOWNTO 0); 
    Y : OUT ANAT_SLV16(HPORTS - 1 DOWNTO 0); 
    ); 
END mcve; 

ARCHITECTURE loops OF mcve IS 
    SIGNAL to_Y : ANAT_SLV16(HPORTS - 1 DOWNTO 0) := (others -> '0'); 
BEGIN 

    gen : FOR i IN 0 TO HPORTS - 1 GENERATE 
     FOR j IN 0 TO PORTS - 1 GENERATE -- error near text "IN"; expecting "(", or "'", or "." 
      to_Y((i)) <= to_Y((i)) + X(j); 
     END GENERATE; 
    END GENERATE; 

    Y <= to_Y; 

END loops; 

Answer 1

이들은 FOR 루프가 아닙니다. 그것들은 FOR..GENERATE 명령문이며 각각 고유 한 레이블이 필요합니다.

gen : FOR i IN 0 TO HPORTS - 1 GENERATE 
    gen2: FOR j IN 0 TO PORTS - 1 GENERATE 
     to_Y((i)) <= to_Y((i)) + X(j); 
    END GENERATE; 
END GENERATE; 

이렇게하면 생성되는 하드웨어의 크기가 좋기를 바랍니다.