VHDL 에지 감지

Question

직렬 데이터 신호 (에지)에서 에지를 감지하고 싶습니다. 나는 성공적으로 실행중인 VHDL에 다음과 같은 코드를 작성했지만 에지는 하나의 클록주기 지연으로 검출된다. 즉, 변경 출력은 각 에지에서 하나의 clk_50mhz주기 지연으로 생성된다. 아무도 지체없이 가장자리를 감지하도록 도와주세요. 고맙습니다. 나는 다음에 내 코드를 변경

process (clk_50mhz) 
begin 
     if clk_50mhz'event and clk_50mhz = '1' then 
      if (rst = '0') then 
       shift_reg <= (others => '0'); 
      else 
       shift_reg(1) <= shift_reg(0); 
       shift_reg(0) <= din;  
         end if;  
     end if; 
end process; 

    process (clk_50mhz) 
    begin 
     if clk_50mhz'event and clk_50mhz = '1' then 
      if rst = '0' then 
       change <= '0' ; 
      elsif(clk_enable_2mhz = '1') then 
       change <= shift_reg(0) xor shift_reg(1);      
      end if ; 
     end if ; 
    end process ; 

내가 정확하게 당신이 필요 발견 가장자리

process (clk_50mhz) 
begin 
    if clk_50mhz'event and clk_50mhz = '1' then 
     if (RST = '0') then 
      shift_reg <= (others=>'0'); 
     else 
      shift_reg(1) <= shift_reg(0); 
      shift_reg(0) <= din;  
    end if;  
    end if; 
end process; 

change <= shift_reg(1) xor din; 

Answer 1

를 감지 할 수 있어요.

어쩌면 좀 더 검색해야합니다 : http://fpgacenter.com/examples/basic/edge_detector.php.

편집 : 여기

당신은 당신은 여분의 클럭 사이클의 지연을 발생시키지 않고 차이를 감지하기 위해 조합 프로세스를 사용해야

library ieee; 
use ieee.std_logic_1164.all; 

entity double_edge_detector is 
    port ( 
     clk_50mhz : in std_logic; 
     rst   : in std_logic; 
     din   : in std_logic; 
     change  : out std_logic 
    ); 
end double_edge_detector; 

architecture bhv of double_edge_detector is 

signal din_delayed1 :std_logic; 

begin 
    process(clk_50mhz) 
    begin 
     if rising_edge(clk_50mhz) then 
      if rst = '1' then 
       din_delayed1 <= '0'; 
      else 
       din_delayed1 <= din; 
      end if; 
     end if; 

    end process; 

    change <= (din_delayed1 xor din); --rising or falling edge (0 -> 1 xor 1 -> 0) 


end bhv; 

Answer 2

이동합니다. (당신은 여전히뿐만 아니라 입력을 지연 한 레지스터가 필요합니다.)

DELAY: process(clk_50mhz) 
begin 
    if clk_50mhz'event and clk_50mhz = '1' then 
     din_reg <= din; 
    end if; 
end process; 

change <= din xor din_reg;