/VHDL로 UML 상태 다이어그램에 입력

Question

case 문을 사용하여 VHDL로 UML 상태 다이어그램을 구현 중입니다. do/ 및 exit 상태 활동은 쉽게 구현할 수 있습니다. 그러나 효과적인 방법으로 entry 상태 활동을 구현하는 방법을 아는 사람이 있습니까?

name 상태 이전에 name_entry이라는 추가 상태를 추가하거나 한 번만 실행하는 플래그를 추가 할 것을 고려했습니다. 그러나 나는이 옵션들을 싫어합니다 ...

Answer 1

만약 내가 VHDL로 FSM을 기술하고 싶다면 잘 이해한다면? 그래서 먼저 필요 TYPE

TYPE my_state_type IS (s0, s1, s2); 

의 모든 당신이 가능한 상태를 선언 할하려면 다음 당신은 유형으로 my_state_type 걸리는 신호를 생성해야합니다.

SIGNAL my_state : my_state_type := s0; -- for initialisation 

그런 다음 과정에서 당신은 실제로 당신의 국가의 각각에 대해 CASE이 필요합니다.

fsm : PROCESS (clk, rst) 
BEGIN 
    IF (rst = '1') THEN 
     my_state <= s0 ; -- reset value 
    ELSIF (rising_edge(clk)) THEN 
     CASE my_state IS 

      WHEN s0 => output <= '1'; -- do 
         IF (input = '1') THEN -- condition to enter s1 
         my_state <= s1; 
         ELSE     -- condition to stay in s0 
         my_state <= s0; 
         END IF; 

      WHEN s1 => my_state <= s2; -- stay in s1 for only one clk cycle 

      WHEN s2 => my_state <= s0; -- stay in s2 for only one clk cycle 

      WHEN OTHERS => my_state <= s0; 

     END CASE; 
    END IF; 
END PROCESS; 

나는 그것이 귀하의 질문에 답변하거나 적어도 도움이되기를 바랍니다.