현재 vhdl로 작업 중이며 7 세그먼트 디스플레이에 문제가 있습니다. 나는이 코드를 온라인에서 발견했는데 정확히 무슨 뜻인지 이해하는데 어려움을 겪고있다. 일부는 내가 다음 코드를 사용하여 무슨 일이 일어나고 있는지 이해하는 데 도움이 수 :VHDL을 사용하는 세그먼트 디스플레이
ARCHITECTURE Structure OF multi IS
SIGNAL C : STD_LOGIC_VECTOR(2 DOWNTO 0);
BEGIN
LEDR <= SW;
C(2 DOWNTO 0) <= SW(2 DOWNTO 0);
HEX0(0) <= NOT((NOT(C(2)) AND NOT(C(1)) AND C(0)) OR
(NOT(C(2)) AND C(1) AND C(0)));
HEX0(1) <= NOT((NOT(C(2)) AND NOT(C(1)) AND NOT(C(0))) OR
(NOT(C(2)) AND C(1) AND C(0)));
HEX0(2) <= NOT((NOT(C(2)) AND NOT(C(1)) AND NOT(C(0))) OR
(NOT(C(2)) AND C(1) AND C(0)));
HEX0(3) <= NOT((NOT(C(2)) AND NOT(C(1)) AND C(0)) OR
(NOT(C(2)) AND C(1) AND NOT(C(0))) OR
(NOT(C(2)) AND C(1) AND C(0)));
HEX0(4) <= NOT((NOT(C(2)) AND NOT(C(1)) AND NOT(C(0))) OR
(NOT(C(2)) AND NOT(C(1)) AND C(0)) OR
(NOT(C(2)) AND C(1) AND NOT(C(0))) OR (NOT(C(2)) AND C(1) AND C(0)));
HEX0(5) <= NOT((NOT(C(2)) AND NOT(C(1)) AND NOT(C(0))) OR
(NOT(C(2)) AND NOT(C(1)) AND C(0)) OR
(NOT(C(2)) AND C(1) AND NOT(C(0))) OR (NOT(C(2)) AND C(1) AND C(0)));
HEX0(6) <= NOT((NOT(C(2)) AND NOT(C(1)) AND NOT(C(0))) OR
(NOT(C(2)) AND NOT(C(1)) AND C(0)));
END Structure;
내가 모든 NOT 및 OR 문에서 논리를 이해하지 않습니다.
고맙습니다.