제 질문은 카운터가 있고 상응하는 출력이 레지스터에 연결되어 있다고 상상해보십시오. 이제 클록 레지스터 (FF)의 하강/상승 에지에 데이터가 저장되고 카운터가 새로운 데이터를 생성하지만 카운터가 실제로 빠르며 데이터가 시간의 경과에 따라 레지스터의 입력에 도달하면 어떻게됩니까? 이전 값을 올바르게 저장하지 않습니다. 맞습니까? 그런 상황을 VHDL이 어떻게 처리합니까?vhdl은 타이밍 제약을 어떻게 보장합니까
전혀 아닙니다. VHDL은 일반적인 동작을 설명하지만 타이밍은 설명하지 않습니다. 합성 후 타이밍 시뮬레이션을 수행 할 수 있지만 그 당시에는 신시사이저가 이미 타이밍 제약 조건을 고려해야했습니다.
이 언어는 아무 것도 보장하지 않습니다. 장소 및 경로 도구와 함께 합성 도구는 주어진 장치 및 예상되는 PVT (프로세스, 전압, 온도) 매개 변수에 대한 모든 상호 연결의 최소/최대 및 불확실성을 파악하여이를 파악합니다. 이 매개 변수는 공급 업체에서 가져 와서 설계 도구로 구워집니다.
프로세스는 대략 다음과 같습니다. 합성은 디자인을 만족시키기 위해 "블록"(CLB/ALM, 하드 코어, RAM, DSP 및 PLL 등)이 필요하며 이들을 연결하여 네트워크 목록을 생성하는 방법을 결정합니다 . 이 netlist는 P & R 도구로 전송되어 모든 장치를 지정된 장치에 맞추려고합니다. 이 P & R 작업 중에 블록 A와 블록 B 사이의 알려진 지연이 고려되어 합산됩니다 (단순화 됨). 이 중에서 타이밍 보고서를 얻습니다.이 보고서는 본질적으로 모든 연결의 거대한 목록이고 신호가 다음부터 이어지는 최상의 시간과 최악의 시간입니다. 최대 빈도 (설계 실행 속도)는 제공되며 배치 된 배치 및 넷리스트를 기반으로합니다.
제약 조건 파일은 디자인에서 필요한 타이밍을 정의하는 비트입니다. 아마도 외부 PHY에 대한 소스 동기 인터페이스가 있거나 클록, 제어 및 데이터 신호 사이에 특정 설정 및 유지 시간을 갖는 다른 버스가있을 수 있습니다. 제약 조건은 장치 내의 내부 블록 간의 상호 작용에서도 발생할 수 있습니다. 이 제약 파일은 배치 및 라우팅을 돕기 위해 배치 및 라우팅 중에 사용되지만 마지막 타이밍 검사에서 지정한 설정 및 대기 시간이 설계에서 충족되었는지 확인하기 위해 작동 온도, 코어 전압 및 특정 대상 장치.
그래서 보류 시간을 위반하면 신서사이저가 어떻게 고칠 것입니까? –