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현재 SR 래치에 대한 VHDL을 연구 중이며 이해할 수없는 부분이 있습니다.VHDL 속성 유지
누구나 설명 할 수 있습니까? ATTRIBUTE keep: boolean은 무엇을 의미하며 VHDL에서는 무엇을합니까?
감사합니다.
A
답변
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이것은 사용자 정의 속성이므로 VHDL 표준 자체의 일부가 아닙니다. 일반적으로 합성 도구를 통해 특정 신호 (예 : 플립 플롭)를 유지해야한다는 것을 합성 도구에 지시하는 데 사용됩니다. 심지어 합성 도구를 통해 최적화 중에 신호를 제거 할 수 있다고 판단 할 수도 있습니다.
알테라 Quartus 합성 툴에 대한 내용은 keep VHDL Synthesis Attribute
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